AXI 第10页

vue中使用axios

发送请求第一种请求方式axios.get('carList.json').then(res=>{console.log(res)this.carlist=res.data})/**在这里使用axios发送请求第二种方式*axi

unicorn31·2023-03-26 23:09

绝地求生京东杯全天拉满，BE、CD组今日连续开战

BE组参赛队伍：4AM、Ark、MQ、EDG、AHQ、KX、CSG、RushB、1246、Axi、MCG、OMG、COC、LGE、RNG、SMS比赛时间：13:00CD组参赛队伍：BA、DLG、Jteam

热血绝地求生PUBG资讯·2023-03-24 00:47

SNPS VIP 接口参数修改（地址位宽，数据位宽等）

para.jpgoverride_paramter.jpg用户自己新建一个文件svt_axi_user_defines.svi文件然后`defineSVT_AXI_MAX_ID_WIDTH12修改的参数可以在

Poisson_Lee·2023-03-22 12:56

NOC 总线

下文我拿ARM的AXI/ACE总线协议以及由它衍生的总线结构来展开讨论。

jack_201316888·2023-03-14 11:22

AXI总线，AXI_BRAM读写仿真测试

平台：vivado2017.4芯片：kintex-7xc7k325tffg900-2(active)准备学习AXI总线。那就从最简单的AXIBRAM学习开始。

爱漂流的易子·2023-03-13 18:25

【正点原子FPGA连载】第五章AXI GPIO按键控制LED实验摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第五章AXIGPIO按键控制LED实验在“EMIO按键控制LED实验”中，我们通过EMIO实现了PS端与PL端的交互，

正点原子·2023-02-21 11:07

AXI学习笔记-1

本文首发于个人博客1.AXI总线结构AXI总线由5个通道构成：通道名称通道功能数据流向readaddress读地址通道主机->从机readdata读数据通道（包括数据通道和读响应通道）从机->主机writeaddress

月见樽·2023-02-18 06:18

Vivado_AXI Quad SPI_IP核

参考资料：pg153-axi-quad-spi.pdf，可自行在官网下载。以该IP核的StandardSPIMode的使用为例。

怪都督·2023-02-04 19:58

Zynq AXI 总线笔记

已转至Notion在ZYNQ中有支持三种AXI总线，拥有三种AXI接口AXI-GP接口（4个）：是通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，用该接口可以访问PS中的片内外设，为低性能接口

Simpreative·2023-02-01 17:36

ZYNQ #5 - 从vivado工程开始，从emmc启动Linux

并填坑关于petalinux在SD0为空时，配置从SD1启动的bug目录1-VIVADO工程建立1.1-PS配置1.2-加个AXI

里先森·2023-02-01 07:12

拿下AXI—入门简介

引言对于使用Xilinx平台的FPGA开发工程师来说，AXI总线开发可以说是一项不得不掌握的技能。

ic-now·2023-01-31 16:29

zynq7020使用hdl库

使用环境：ubuntu18.04vivado2019.2ZYNQ7020adau1761由于zynq7020使用ADAU1761需要使用hdl库里的axi_i2s_adiip核．切到这个仓库分支版本的最高分支

qq_28219531·2023-01-31 07:46

MicroBlaze系列教程（2）：AXI_INTC的使用

文章目录@[TOC]AXI_INTC简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第1篇文章。

whik1194·2023-01-31 02:50

MicroBlaze系列教程（3）：AXI_TIMER的使用

文章目录@[toc]AXI_TIMER简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第3篇文章。

whik1194·2023-01-31 02:50

MicroBlaze系列教程（1）：AXI_GPIO的使用

简介AXIGPIO是基于AXI-lite总线的一个通用输入输出IP核，可配置为一个或两个通道，每个通道32位，每一位可以通过SDK动态配置成输入或输出方向，支持中断请求，配合中断控制器IP可实现外部中断触发

whik1194·2023-01-31 02:20

Microblaze添加自定义IP核，挂AXI总线实现SSD1306 OELD驱动

Microblaze添加自定义IP核，挂AXI总线，SSD1306OELD驱动前言本着好好学习，认真负责的态度，我计划在空闲时间把自己用到的一些模块的使用方法与心得总结下与大家分享下，技术交流的同时共同进步

NjustMEMS_ZJ·2023-01-31 02:09

Xilinx K7_Microblaze的Tmrintc定时器中断使用（ISE14.7）

在软核中加入Axi_timer和Axi_intc的IP核，然后完成连线，axi_intc的中断信号要接到软核的中断引脚上。

Dayana_·2023-01-31 01:04

【Xilinx AX7103 MicroBalze学习笔记6】MicroBlaze 自定义 IP 核封装实验

搭建添加IP库约束文件软件设计（SDK部分）往期系列博客实验任务本节介绍基于MicroBlaze的自定义IP核封装实验，实验任务是通过自定义一个呼吸灯IP核，来控制LED呈现呼吸灯的效果，并且可以通过AXI

Linest-5·2023-01-31 01:56

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

这个系列文章是我个人最近两年使用XilinxMicroBlaze软核的经验和笔记，以XilinxISE14.7和Spartan-6，以及Vivado2018.3和Artix-7为例，介绍MicroBlaze软核、AXI

whik1194·2023-01-31 01:41

线性最小二乘法原理推导

f(x)=∑j=0n−1ajxj(0)f(x)=\sum_{j=0}^{n-1}a_jx^{j}\tag0f(x)=j=0∑n−1ajxj(0)ELS=∑i∣∑j=0n−1ajxij−yi∣2=∑i∣Axi

这是个坑啊！·2023-01-30 10:15

B02_NumPy数据属性（ndarray.ndim，ndarray.shape，ndarray.itemsize，ndarray.flags）

所以一维数组就是NumPy中的轴（axi

涂作权的博客·2023-01-29 13:34

xilinx ZYNQ 7000 AXI GPIO

.0AXIGPIO第一部分PS和PL之间的通讯有一个接口称为AXI。AXI总线具体的内容这边不去深究，可以理解为一种特殊协议的通讯方式。AXIGPIO是什么意思？

烹小鲜啊·2023-01-24 15:32

Xilinx ZYNQ 7000 AXI GPIO 读写/中断

打开SDK后，创建官方例程打开官方例程后，会发现这个AXIGPIO设置和PSMIO/EMIO一模一样intmain(void){intStatus;volatileintDelay;/*InitializetheGPIOdriver*/Status=XGpio_Initialize(&Gpio,GPIO_EXAMPLE_DEVICE_ID);if(Status!=XST_SUCCESS){xil_

烹小鲜啊·2023-01-24 15:02

在Vivado中创建计数器IP核

本实验中可以创建一个带有AXI4接口的IP核，用于PS和PL的数据通信。本次实验选择常用的方式，即创建一个带有AXI接口的IP核，该IP核通过AXI协议实现PS和PL的数据通信。

是摆烂第一名呀·2023-01-22 10:38

FPGA开发 DMA tlast缺失解决方法

代码如下：#include"ap_axi_sdata.h"#includevoidad

Karl_Wayne·2023-01-20 17:51

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第二部分

添加示例代码和ProjectSettings等操作请参考本人其他文章，链接：https://blog.csdn.net/m0_49474265/article/details/123759085使用到AXI

晚熟的人_杜小杜·2023-01-17 08:46

如何判断numpy的各种方法中axis应该等于0还是等于1

最近好像发现一种判断方法：对于一种numpy方法，如果希望对numpy矩阵的横向数值（每一行）使用这种方法，axis=1，如果希望对numpy矩阵的纵向数值（每一列）使用这种方法，axi

江湖夜雨abc·2023-01-16 09:24

np.linalg.norm() 用法

keepdims=False)①x:表示矩阵（也可以是一维）②ord：范数类型矩阵的范数：ord=1：列和的最大值ord=2：|λE-ATA|=0，求特征值，然后求最大特征值得算术平方根ord=∞：行和的最大值③axi

兔子不吃胡萝卜·2023-01-14 12:27

python concat_python的concat等多种用法详解

np.array([[5,6]])>>>np.concatenate((a,b),axis=0)array([[1,2],[3,4],[5,6]])>>>np.concatenate((a,b.T),axi

weixin_39774905·2023-01-10 09:07

CHI 协议

s/FAluxBZac4V1TNyWETdOHQ和ARM的CHIspec文档《IHI0050E_a_amba_5_chi_architecture_spec》CHI1.AMBA大家庭–APB>AHB>AXI

wangwangmoon_light·2023-01-08 11:34

（6）APB总线协议——（官方文档阅读APB3.0）

第一章：简介1.1APB3介绍低速总线协议时钟上升沿采样，每次数据传输需要两个时钟周期可与AHB/AXI接口连接第二章：数据传输2.1写传输2.1.1无等待状态分析：写传输从地址、写数据、写信号和选择信号都在时钟上升沿后发生变化

少卿不在大理寺·2023-01-05 11:56

玄铁C910总览

玄铁C910主要特点如下：同构多核架构，支持双核；（开源版本为双核，预留四核接口）•支持各个核心独立下电以及cluster下电；•支持1个AXI4.0Master接口，1

山东大学RISC-V芯片研究实验室·2023-01-02 07:07

基于AXI smartconnect的多主单从的DDR读写

基于AXI4总线的多主单从的DDR读写前言一、AXIsmartconnect是什么？

王_嘻嘻·2022-12-31 08:47

非线性优化Ceres的学习和使用（一）

min⁡a,b,c12∑i=1N∥yi−exp(axi2+bxi+c)

火星机器人life·2022-12-30 21:31

python snownlp情感分析_GitHub - systemime/weibo-analysis-system: 毕业设计：微博用户情感分析系统Django+vue...

Scrapy爬虫src：djangoapp里面写接口webview：前端Vue代码weibosystem：djangowsgi/url等配置1、系统技术架构介绍前端使用：vue-cli+vue+vuex+axi

weixin_39706861·2022-12-29 20:57

基于vivado2019的FDMA及DDR3仿真（AXI接口）

基于vivado2019的FDMA及DDR3仿真（AXI接口）前言一、VIVADO自带example建立二、FDMA介绍三、顶层文件的替换及仿真前言之前每次调试内存的代码都要直接下板调试，随着工程越来越大

王_嘻嘻·2022-12-29 16:15

米联客FDMA3.1数据缓存方案全网最细讲解，自创升级版，送3套视频和音频缓存工程源码

米联客的FDMA数据缓存方案发布也有五六年了，但真正能熟练使用的兄弟却很少，其实还是没有好的例程作为参考和同熟易懂的讲解，这里我做如下解析：FDMA部分：这部分是米联客封装了用户接口的AXI4-FULL

9527华安·2022-12-29 16:14

AXI4（AXI-full）总线详细介绍

AXI4（AXI-full）总线详细介绍1.1什么是AXI1.1.1zynq的三种AXI总线1.1.2AXI的三种接口1.1.3AXI协议1.1.3.1AXI握手协议1.1.3.2突发式读写1.2AXI

ML__LM·2022-12-29 00:25

VUE使用axios

HTTP请求客户端，用来发送请求，也是vue2.0官方推荐的，同时不再对vue-resource进行更新和维护3.参考：GitHub上搜索axios，查看API文档：https://github.com/axi

A_田大大·2022-12-23 21:19

AXI Interconnect

目录AXIInterconnectAXIcrossbarAXIDataWidthConverterAXIClockconverterAXIProtocolConverterAXIRegisterSliceAXIDataFIFOAXIMMU参考文献AXIInterconnectXilinxAXIInterconnectIP包含多个LogiCOREIP实例(基础架构核)的分层设计块，这些LogiCOR

FPGA小码农·2022-12-20 09:37

【ZYNQ】IP核_关于视频IP核的详细介绍

【ZYNQ】IP核_关于视频IP核的详细介绍接口信号的含义数据格式及编码视频时序视频时序的进一步说明自动延迟匹配视频子系统软件指南接口信号的含义在ZYNQ的设计中一般视频数据的传输遵循AXI4-Stream

阿妹有点甜·2022-12-17 09:44

【ZYNQ】自定义IP核的封装

自定义IP核的封装介绍IP核打包器的配置IP核打包的基础知识IP核顶层接口的命名规范Reset接口Clock接口差分Clock接口AXI接口升级自定义IP创建和打包IP向导自定义IP核的调用IP核打包器的配置

阿妹有点甜·2022-12-17 09:14

np.argmax&torch.max()对比

],[-3,7,-9,1]],[[-1,7,-5,2],[9,6,2,8],[3,7,9,1]],[[21,6,-5,2],[9,36,2,8],[3,7,79,1]]])b=np.argmax(a,axi

Deeachain·2022-12-13 04:09

FPGA/ZYNQ学习总结

文章目录zynq学习总结启动开发板-启动模式PL部分的开发PS部分的开发PS、PL的联动-AXIMIOEMIOAXIGPIOIP核创建AXI类型的IP核MIO、EMIO、AXIGPIO的理解如何保证是PS

CofCai·2022-12-11 09:57

S电子产品和半导体的X射线检测

电子产品和半导体的X射线检测在X射线自动检测系统（AXI）中，速度、可靠性和高分辨率是关键。对于典型的高性能电子产品生产线来说，周期时间以秒为单位计算，这些生产线通常24小时全天候运转。

szhtw168·2022-12-07 18:32

ZYNQ进阶之PS-PL项目

1.型号为正点原子领航者ZYNQ7010系列芯片开发板2.ZYNQ7010为一款片上SOC，主要由PS+PL；PS：两个ARMPL：Xilinx7系列两者间通过AXI接口通信3.一个FPGA芯片包含哪些

小时姐姐·2022-12-06 15:48

dd3控制器总体设计

一、设计指标：1、axi接口频率为50mhz、ddrcontroller控制器频率为100mhz、DDR3SDRAM频率为400mhz。

我不吃辣条·2022-12-04 21:35

椭圆方程拟合（最小二乘，matlab源代码）

ey+1=0.ax^2+bxy+cy^2+dx+ey+1=0.ax2+bxy+cy2+dx+ey+1=0.2.最小能量函数定义要使得圆方程最为准确，则要是所有的点尽可能满足方程，因此需使函数FF=∑(axi2

PZ1999·2022-11-30 19:14

Zynq Fpga图像处理之AXI接口应用——axi_lite接口使用

简述了AXI协议的特点及结构，说明了其实现的基本机制与时序。此外，结合xilinx官方的AXILite设计模板，给出了灵活自定义修改的一般方法。

老王学FPGA·2022-11-27 23:52

AXI DMA IP核操作流程

直接寄存器模式访问DMACR，SA，DA，length寄存器初始化DMA传输，当传输完成，相关通道的DMASR.IOC_Irq有效（前提是使能该中断，DMACR.IOC_IrqEn使能）。MM2S通道启动流程：MM2S_DMACR.RS=1，运行DMA使能MM2S_DMACR.IOC_IrqEn和MM2S_DMACR.Err_IrqEn配置有效的MM2S_SA和MM2S_SA_MSB寄存器写非零的

人生路漫长·2022-11-27 23:21

推荐频道

AXI