CLK

carrier-server报错处理

sensor:gc4653start_param--------------------isp_clk=125000000--nrvbs2[12.540700]@@@@tx-isp-probeok(versionH20220606a
你的模样·2023-10-08 15:33

FPGA时序约束（一）

1.时序约束理论篇建立和保持时间时序路径时序模型2.I/O管脚约束管脚约束延迟约束3.时钟周期约束4.两种时序例外多周期路径伪路径5.xdc约束优先等级建立和保持时间建立时间：在clk上升沿到来之前，保持稳定
huanghu1230·2023-10-08 12:20

stm32驱动st7789 TFT-LCD屏幕显示

主控：STM32F103C8T61.69TFT-LCD（st7789驱动）一硬件相关说明1.1接线说明CLK:PA4SDA:PA5RST:PA6D/C:PA7BLK:PC14CS:PA81.2硬件初始化
ZX_815·2023-10-06 14:46

微机实验8253方波输出以及调试

频率计算：8253的CLK0插孔接分频器74LS393（左下方）的T2插孔，分频器的频率源为8.0MHZ，T→8.0MHZ给定初值我打算让他30S闪烁20次，因此计数初值就为(8MHZ/1HZ)=8000
hey0209·2023-10-06 01:58

1026 程序运行时间

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()，获得一个时钟打点数C1；在f执行完成后再调用cl
Yoga...·2023-10-06 00:20

Vivado约束中使用dict选项

将某个引脚相关的约束一行写就，很简练，记录一下#ad9434set_property-dict{PACKAGE_PINAE13IOSTANDARDLVDS_25DIFF_TERMTRUE}[get_portsadc_clk_p
山音水月·2023-10-05 06:41

关于WPWS、TPWS

概念pulsewidth指的是时钟clk的高电平宽度和低电平宽度。和时钟周期一样，时钟的pulsewidth也是一个很重要的参数，对于确保寄存器稳定输出非常关键。
山音水月·2023-10-05 06:11

使用vivado封装IP

文章目录Basics定制IP的参数EnablementExpression封装IP时使用了绝对路径封装IP时设置AddressMapAddr相关tcl修正警告BusInterface'clk':ASSOCIATED_BUSIFbusparameterismissing.rst
山音水月·2023-10-05 06:11

（二）正点原子STM32MP135移植——TF-A移植

TF-A概述二、编译官方代码2.1解压源码2.2打补丁2.3编译准备（1）修改Makfile.sdk（2）设置环境变量（3）编译三、移植3.1复制官方文件3.2修改电源3.3修改TF卡和emmc3.4添加clk_hse3.5
天师电通电容爆破工程师·2023-10-05 05:03

QSerialPort串口数据传输上位机实时显示

2.效果展示3.下位机代码#include"bsp_clk.h"#include"bsp_delay.h"#include"bsp_led.h"#include"bsp_beep.h"#include"bsp_key.h
Alex1_Code·2023-10-04 14:24

GD32F103x 定时器

1.基本定时器1.时钟源时钟源来自RCC的CK_TIMER，就是内部时钟（CK_INT）直接经过控制器传给时基单元充当PSC_CLK。
牛牛ly·2023-10-03 04:44

FPGA project ：HDMI

如果解析数据的信号是时序信号，那么它将会滞后数据一个clk。如果后面要用到，数据与对应的解析数据的信号同时做条件，那么需要对数据进行打一拍处
warrior_L_2023·2023-10-02 18:49

FPGA的DQPSK调制解调Verilog

DQPSK调制解调verilog，quartus_Verilog/VHDL资源下载代码网：hdlcode.com部分代码展示//DPSK解调模块module QPSK_demodu(    input clk
蟹代码丫·2023-09-28 07:23

DDS信号发生器Verilog波形发生器FPGA

代码下载：DDS信号发生器Verilog波形发生器_Verilog/VHDL资源下载代码网：hdlcode.com部分代码展示`timescale 1ns / 1ps//输出频率f=clk_50M*frequency
蟹代码丫·2023-09-28 07:23

FPGA病房呼叫系统实现

verilog语言在QuartusII下实现文工程没有调用IP核，都是自己设计的代码文件，可以用于ISE，vivado等开发工具下使用下面是工程顶层模块代码部分截图：顶层模块代码：moduleSRCall(clk
QQ_778132974·2023-09-28 07:22

征稿啦！第 18 届「中国 Linux 内核开发者大会」重磅启动

第十八届中国Linux内核开发者大会（CLK）如期而至。CLK以“自由、协作、创新”为理念，以开源技术的推广和普及为使命，旨在促进Linux内核开发爱好者相互交流，共同进步。
OpenAnolis小助手·2023-09-28 01:17

Verilog设计_时钟切换

目录一、最直接切换二、两个倍数关系时钟三、两个时钟源为异步时钟前言：定义输入sel，clk1，clk0；sel为1时输出clk1，sel为0时输出clk0。给出几种不同的实现方法。
Clock_926·2023-09-28 00:28

Verilog仿真文件中的阻塞和非阻塞赋值问题探讨

文章目录测试验证RTL代码一、时钟初始值为1’b11.1、时钟用“=”赋值，输入信号用“==============================//inputinputwiresys_clk,inputwiresys_rst_n
YprgDay·2023-09-27 23:58

征稿啦！第 18 届「中国 Linux 内核开发者大会」重磅启动

第十八届中国Linux内核开发者大会（CLK）如期而至。CLK以“自由、协作、创新”为理念，以开源技术的推广和普及为使命，旨在促进Linux内核开发爱好者相互交流，共同进步。
·2023-09-27 11:26

IS3DH加速度计使用SPI和IIC方式读取数据LIS3DH中英文文档和测试代码

开发环境：MDKkeil5使用芯片：STM32F103ZET6使用硬件：SPI1，PA4=CS，PA5=CLK,PA6=SDO,PA7=SDAI2C:PB10=SCL，PB11=SDA博主查找了很多资料将资料下载下来并进
位文杰TOP·2023-09-25 04:40

verilog 写rtl注意事项_Verilog RTL代码风格介绍

示例如下所示，一个名为flg_dfflr的寄存器，除了时钟(clk)和复位信号(rst_n)之外，还带有使能信号flg_ena和输入(flg_nx
五莲花开·2023-09-24 10:43

基于FPGA的图像直方图统计实现,包括tb测试文件和MATLAB辅助验证

.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1psmoduletest_image;regi_clk
简简单单做算法·2023-09-24 06:02

PY32F003F18之DMA串口

一、DMA串口初始化流程：假定：串口发送引脚USART2_TX使用PA0，串口接收引脚USART2_RX使用PA11、使能USART2外设时钟，__HAL_RCC_USART2_CLK_ENABLE()
LaoZhangGong123·2023-09-23 23:27

c语言595驱动数码管,74hc595驱动4位数码管电路连接图及程序解析 - 全文

74HC595部分电路图如下：与单片机相连接的三个脚分别为：HC_DAT，HC_RCK，HC_CLK。两片595采用级联方式，即U2的第9脚接到U3的第14引脚。
剑啸九天·2023-09-23 08:03

FPGA project ： inf_rcv

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwireinf_in,outputwireled,outputwireds,outputwireoe
warrior_L_2023·2023-09-23 01:43

Verilog中parameter在仿真时的应用

考虑下面的模块，输入时钟是clk，频率为24MHz，输出一个1Hz的方波驱动小灯让其闪烁moduletest1(inputclk,//24MHz的时钟outputregled);reg[25:0]cnt
hayiji·2023-09-23 01:43

reg与wire的用法，证明reg可以在右边，wire型在左边，来作组合逻辑处理。

1，RTL2，生成的原理图1，RTL参考文献：1，verilog中wire和reg的使用2，解决一个assign问题，assign怎么用，assign有啥物理意义modulea(clk,a,b,y,out
向兴·2023-09-22 07:10

HDLBits Count Clock

,output[7:0]ss);wireem;wireeh;assignem=(ss==8'h59)&ena;assigneh=(ss==8'h59)&(mm==8'h59)&ena;ms60s60(clk
justdemo·2023-09-22 01:09

HDLBits Count clock 答案

你的计数器是由一个快速运行的clk驱动，时钟运行时ena必须为1，为0则暂停。reset将时钟重置到中午12点。上午时pm=0，下午时pm=1。
gzc12138·2023-09-22 01:38

Verilog零基础入门（边看边练与测试仿真）-状态机-笔记（7-10讲）

文章目录第七讲第八讲第九讲第十讲第七讲1、最简单的状态机-三角波发生器1、两种状态的代码：//最简单的状态机，三角波发生器；`timescale1ns/10psmoduletri_gen(clk,res
Time木0101·2023-09-22 00:23

[HDLBits] Exams/m2014 q4k

moduletop_module(inputclk,inputresetn,//synchronousresetinputin,outputout);wirein1,in2,in3;partspart1(clk
向盟约宣誓·2023-09-22 00:50

博客摘录「 SRIO学习笔记之SRIO简介与Xilinx SRIO ip核例程详解」2023年9月1日

gt_clk=line_rate/20;gt_pcs_clk=line_rate/40;phy_clk=(gt_clk*link_width)/4;log_clk=phy_clk;cfg_clk=phy_clk
m0_61265869·2023-09-21 07:09

9 FPGA时序约束实战篇之衍生时钟约束

约束衍生时钟  系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。
张海军2013·2023-09-21 06:19

2020-12-11 RK系列 救砖头，强制进入maskrom模式

二、把EMMC_CLK时钟线对地就可以短接emmc或者flash进入maskrom模式或者loader模式了，这样就可以重新刷固件了。把时钟clk对地，相当于就没有时钟信号出来了。三、一
Donald Linux·2023-09-21 05:21

亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解

0参考资料0.0图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识FPGA触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级FPGA设计技巧！多时钟域和异步信号处理解决方案高级FPGA设计技巧！多时钟域和异步信号处理解决方案1.1什么是亚稳态假设器件输出在电压0-VL认为数字逻辑0，VH-VDD之间认为是数字逻辑1.当器件超过规定时间内输出电压仍在VL-
cy413026·2023-09-21 04:17

verilog学习笔记（1）module实例化2

inputclk,input[7:0]d,input[1:0]sel,output[7:0]q);wire[7:0]w1;wire[7:0]w2;wire[7:0]w3;my_dff8my_dff8_1(.clk
weixin_41004238·2023-09-21 01:50

【STM32】OLED-0.96英寸快速使用指南（CubeMX）（HAL库）

define空间：#defineOLED_GPIO_CLK_ENABLE()__HAL_RCC_GPIOA_CLK_ENABLE()#defineGPIOx_OLED_PORTGPIOB#defineOLED_SCK_PINGPIO_PIN
GalaxyerKw·2023-09-20 19:18

STM32—点灯

1—打开GPIO对应的时钟RCC_APB2PeriphClockCmd(LED_GPIO_CLK,ENABLE);开启LED的
～若坤灵·2023-09-19 23:40

STM32 PB9的外部中断

图1图2以PB9为例，宏定义可如下配置：//定义同步触发信号TRIG输入GPIO#defineSIGTRIG_GPIO_PORTGPIOB/*GPIO端口*/#defineSIGTRIG_GPIO_CLK
潇洒的电磁波·2023-09-19 22:20

uvm白皮书练习_ch2_ch221只有driver的验证平台之*2.2.1 最简单的验证平台

moduledut(clk,rst_n,rxd,rx_dv,txd,tx_en);inputclk;inputrst_n;inputrxd;inputrx_dv;outputtxd;outputtx_en
不动明王呀·2023-09-19 07:11

FPGA project ： volt

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[7:0]ad_data,outputwireds,outputwireoe,outputwireshcp
warrior_L_2023·2023-09-18 17:23

FPGA project ： dht11 温湿度传感器

moduledht11(inputwiresys_clk,inputwiresys_rst_n,inputwirekey,inoutwiredht11,outputwireds,outputwireoe
warrior_L_2023·2023-09-18 17:22

Verdi实现信号的平移

(注：这种信号平移是有其应用场景的，例如，在某些仿真模型中，为了模拟实际的信号延迟，信号的实际跳变沿往往和时钟的上升沿不是完全对齐的，而是存在一定时间的错开，这样，在将该信号与clk相与时，就会出现毛刺
FPGA硅农·2023-09-17 10:45

9.12数字逻辑

1nsmodulemain_mod(inputclk,inputrst_n,input[7:0]a,input[7:0]b,input[7:0]c,output[7:0]d);wire[7:0]m,n;sub_modmod_ab(.clk
CQU_JIAKE·2023-09-17 10:14

FPGA project ：dds

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[3:0]key,outputwire[7:0]dac_data);//outputwiredac_cl
warrior_L_2023·2023-09-17 10:43

FPGA project ： VGA

modulevga_ctrl(inputwirevga_clk,inputwirevga_rst_n,inputwire[15:00]pix_data,outputwirehsync,outputwirevsync
warrior_L_2023·2023-09-17 02:41

MSP432多角度驱动舵机附角度计算公式

文章目录MSP432P401R驱动舵机一、舵机接线二、公式计算三、代码MSP432P401R驱动舵机一、舵机接线二、公式计算定时器PWM周期：T_timer_a=CLKDIV*(CCR0+1)/f_clk
我是镜流的狗·2023-09-17 01:58

SPI之 ------- 片选信号CS

通常SPI是四线，MISO，MOSI，CS，CLK但是也存在多个片选的情况，有好多个CS信号，这钟情况下SPI如何控制slave设备实现读写呢？
~我爱中国~·2023-09-16 21:33

Verilog零基础入门（边看边练与测试仿真）-时序逻辑-笔记（4-6讲）

文章目录第四讲第五讲第六讲第四讲1、计数器代码：//计数器`timescale1ns/10psmodulecounter(clk,res,y);inputclk;inputres;output[7:0]
Time木0101·2023-09-16 18:36

FPGA project: uart_rs485

没有设计rs485的顶层，因为我的另一块板子没有TTL信号转差分信号的芯片：MAX3485CSAmodulectrl(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_w
warrior_L_2023·2023-09-16 08:14
上一页 3 4 5 6 7 8 9 10 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他