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FPGA入门系列
[ZYNQ]开发之基于 AN108 模块的ADC 采集以太网传输
二、任务分析本实验的硬件设计部分及vitis均参照了ALINX
FPGA
ZYNQUltrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输,其B站视频链接如下【62】ALINXZynqMPSoCXILINX
FPGA
Laid-back guy
·
2023-11-19 06:24
ZYNQ开发之从入门到入土
fpga开发
arm开发
Zynq上用Lwip接收命令,发送数据
主要的学习资源都来自于Xilinx的官方例子,还有
FPGA
Designer同学的blog。年纪大了,一边带孩子一边学习,效率实在低。还有很多地方搞不明白,只有在以后的日子里慢慢补。
头有点晕™
·
2023-11-19 06:17
zynq
Lwip
fpga开发
嵌入式硬件
网络
一文学会python调用ChatGPT3.5的API
本文收录于贝贝的日常汇报系列,大家有兴趣的可以看一看相关专栏深度学习、目标检测系列等,大家有兴趣的可以看一看C++零基础
入门系列
,Web入门篇系列正在发展中,喜欢Python、C++的朋友们可以关注一下哦
TechMasterPlus
·
2023-11-19 03:52
深度学习
chatGPT
gpt-3
python
chatgpt
Windows驱动开发
入门系列
教程
从事驱动开发也有一段时间了,从最初的无头苍蝇到懵懵懂懂,到入门,直至今天,感觉一路走来,走了不少的弯路,只因为没有人引导。前几天,一个朋友问到我怎么学习Windows驱动开发,我就想到把我学习Windows驱动开发的过程分享一下,也算我的一点总结。我总结了一下,大概分为这么几部分内容:第一讲:开发环境与工具篇主要讲述驱动开发的工具、调试的工具,开发环境的配置等知识,通过本篇的学习,您能配置好Win
程序心声
·
2023-11-19 01:00
驱动开发
Windows
驱动开发
LabVIEW编程开发NI-USRP
USRP是市场上最开放、最通用的SDR,可帮助工程师在主机和
FPGA
上使用各种软件开发工具构建系统。有多种选项可用于对基于SDR的系统的主机进行编程。
LabVIEW开发
·
2023-11-19 00:35
LabVIEW知识
labview
LabVIEW开发
LabVIEW
软件无线电
vue3基础
入门系列
--②组合式API方式定义响应式数据及自动引入配置
上一篇文章主要介绍了一下vite,这一篇正式了解vue3.代码书写风格先自行创建一个vue3项目(参考上期),新建一个主页,新建一个组件页.vue3做了向下兼容,在vue3中写vue2是完全可以的,(仅部分功能不兼容),文章将不再介绍纯vue2代码风格,我们看一下vue3中的另外两种代码风格.以home页代码为例.html部分和以往一样,都是一个temlate包裹,template标签下不用唯一标
白云苍狗い
·
2023-11-19 00:45
vue3基础入门系列
javascript
vue.js
前端
Verilog中双向端口(inout) 的原理和使用方法
Inout端口的实现是使用三态门,如
FPGA
中的管脚复用部分:三态门的第三个状态是高阻态Z。在实际电路中高阻态意味着响应的管脚悬空、断开。当三态
码尔泰
·
2023-11-18 21:13
fpga开发
龙芯杯
LoongArch
ISP 图像信号处理器数字IP实现
ZynqMP-ISPDemo基于KV260(ARM+
FPGA
)平台,设计实现了CIS(AR1335接在IAS1口)配置,MIPI接收,ISP处理,DP显示。3MP-RAW10@30FPS。
Ryan_bian
·
2023-11-18 20:45
Camera
fpga开发
isp
图像处理
AMD:MI300 AI加速器终于来了
AMD(NASDAQ:AMD)是一家领先的半导体公司,以其高性能CPU、GPU、
FPGA
和DPU产品组合而闻名。
松果智能
·
2023-11-18 20:09
互联网
人工智能
【2021集创赛】Arm杯二等奖-基于Arm核的智慧病房手势识别方案
上海交通大学队伍名称:芯灵手巧指导老师:王琴、景乃锋参赛队员:林圣凯、林新源、莫志文总决赛奖项:二等奖1.项目概述1.1选题背景我们的选题背景是考虑到很多卧床病人不便于独自向医护人员提出护理请求,因此我们想到在
FPGA
极术社区
·
2023-11-18 18:15
IC技术竞赛作品分享
arm开发
fpga开发
Xilinx
FPGA
用户原语介绍
不同的厂商,原语不同;同一家的
FPGA
,不同型号的芯片,可以也不一样;原语类似最底层的描述方法。
亦可西
·
2023-11-17 17:23
笔记
FPGA
基础知识
xilinx
FPGA
用户原语
一文最全科普
FPGA
技术知识
FPGA
是可以先购买再设计的“万能”芯片。
EDA365电子论坛
·
2023-11-17 15:15
fpga
运动控制中的精插补和粗插补
最近每天完善这篇博客精插补是运动控制的一个主要技术点,主要由
fpga
完成,对实时性要求较高,目前国内中低端的运动控制器精插补原理基本上都参考了MCX314这个芯片,你可以大概去找一下这个芯片资料,看一下芯片内部结构
寒听雪落
·
2023-11-17 15:18
信号处理_通信原理
matplotlib
自动化
使用FDATOOL生成xilinx中FIR滤波器IP核的系数
FilterDesigner&AnalysisTool”工具界面:2、点击左下角的Setquantizationparameter,设置Filterarithmetic为Fixed-point(定点,由于有些
FPGA
weixin_30249203
·
2023-11-17 10:02
matlab
MATLAB+VIVADO设计FIR滤波器
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、滤波器系数的生成二、
FPGA
的实现1.FIR滤波器IP核2.导入参数总结前言数字信号处理中需要用到FIR滤波器进行一些滤波处理或加窗
judas1801
·
2023-11-17 10:58
fpga
matlab
FPGA
20个例程篇:9.DDR3内存颗粒初始化写入并通过RS232读取(上)
DDR3颗粒作为当前较为常见的一种储存器,在计算机和嵌入式产品中得到广泛应用,尤其是在涉及到大数据量交互的场合,在
FPGA
领域比如视频加速处理、AD高速采集、PCIE上位机开发、SFP万兆光口传输等,几乎都能看到
青青豌豆
·
2023-11-17 07:07
FPGA
20个例程
fpga开发
CTFshow-PWN入门-前置基础-全篇
本文主要详解CTFshow中pwn
入门系列
的前置基础模块,共30道题所用工具:linux环境下的虚拟机、IDAPro、exeinfope参考博客:T1ngSh0w的博客ctfshowpwn入门|雲流のLowestWorld
Jugg_xie
·
2023-11-17 05:32
pwn
ctf
ctfshow
linux
ZYNQ-RAM
RAM是
FPGA
中常用的基础模块,可广泛应用于缓存数据。本实验主要介绍RAM的读写操作。
冬日暖杨杨
·
2023-11-17 04:07
fpga开发
ZYNQ之
FPGA
片内RAM读写测试实验
文章目录前言一、添加RAMIP核二、编写测试程序三、添加ILA四、分配管脚五、Simulator仿真六、硬件调试总结前言本实验的主要内容是介绍如何使用
FPGA
内部的RAM以及程序对该RAM数据的读写操作
西岸贤
·
2023-11-17 03:36
zynq
zynq
【ZYNQ】从入门到秃头07
FPGA
片内 RAM && ROM 读写测试实验
文章目录
FPGA
片内RAM读写测试实验实验原理创建Vivado工程RAM的端口定义和时序测试程序编写VerilogIO约束Testbeachsimulation仿真板上验证添加ILAIP核生成bitstream
FPGA
“逛丢一只鞋”
·
2023-11-17 03:05
ZYNQ
fpga开发
ZYNQ 通过GP总线读取PL端RAM存储的数据
2,SRAM介绍(双端口RAM结构)Xilinx的ZYNQ内部
FPGA
是virtex7系列,内部有32KB的BlockMemory,
寒听雪落
·
2023-11-17 03:35
ZYNQ&
FPGA
RAM IP核实验
RAMIP核介绍RAM的英文全称是RandomAccessMemory,即随机存取存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据,其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。
Nadukab
·
2023-11-17 03:34
fpga
嵌入式硬件
verilog
【
FPGA
】RAM伪双端口
【
FPGA
】RAM伪双端口一、RAM1、什么是RAM2、作用3、读写速率4、ZTNQ7020blockRAM资源5、数据宽度配置6、端口介绍二、RAM配置1、配置界面介绍:2、参数设置三、RAM驱动方法
杜宇听澜
·
2023-11-17 03:34
fpga开发
(二)
FPGA
IP核使用教程——单端口RAM
文章目录(二)
FPGA
IP核使用教程——单端口RAM0致读者1实验任务2RAM简介3程序设计3.1RAMIP核配置3.2时序图详解3.3顶层模块设计3.3.1代码编写3.4RAM读写模块设计3.4.1绘制波形图
ChinaRyan666
·
2023-11-17 03:31
Ryan的FPGA学习笔记
fpga开发
tcp/ip
【
FPGA
】zynq 单端口RAM 双端口RAM 读写冲突 写写冲突
RAMRAM读写分类RAM原理及实现RAM三种读写模式不变模式写优先读优先单端口RAM伪双端口RAM真双端口RAM读写冲突和写写冲突读写冲突写写冲突总结:RAMRAM的英文全称是RandomAccessMemory,即随机存取存储器,简称随机存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址的存储单元中读出数据,其读写速度是由时钟频率决定的。具体的分类讲解可以看SDRAM
Z小旋
·
2023-11-17 03:29
【FPGA】
fpga开发
RAM
读写冲突
双端口RAM
写写冲突
为什么很多人从
FPGA
转IC前端岗?哪个前景好?
很多入行不久的朋友潜意识里会认为
FPGA
是很高深的东西,能掌握
FPGA
的一定都是极其厉害的人。其实,这是一个误解。
IC修真院
·
2023-11-17 01:49
IC学习指南
fpga开发
IC
芯片设计
数字IC
FPGA
——基于IIC协议的EEPROM功能实现
目录一、EEPROM介绍二、I2C协议2.1简介2.2I2C总线协议2.2.1开始与停止条件2.2.2地址帧2.2.3数据帧三、EEPROM24C02芯片3.1写时序3.2读时序四、核心代码4.1I2C协议4.1.1逻辑图4.1.2相关代码4.2EEPROM读写控制模块4.2.1原理框图4.2.2相关代码五、总结一、EEPROM介绍EEPROM(ElectricallyErasableProgra
草木的FPGA学习之旅
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2023-11-16 23:17
fpga开发
Hudi数据湖相关资料
目录ApacheHudi社区ApacheHudi
入门系列
ApacheHudi实战数据湖扩展ApacheHudi生态ApacheHudi源码解读hudi各类资料:字节电商场景基于ApacheHudi的落湖实践阿里云
后季暖
·
2023-11-16 23:46
1024程序员节
FPGA
学习笔记——IIC总线解析及三态门
简介IIC(Inter-IntegratedCircuit)其实是IICBus简称,所以中文应该叫集成电路总线,它是一种串行通信总线,使用多主多从架构。它有两根线,一根时钟线SCL,一根数据线SDA,半双工串行同步通信。设备空闲状态:高电平因为高电平可以检测设备的好坏。起始位:时钟线高的时候,数据线拉低;停止位:时钟线高的时候,数据线拉高。在起始信号产生之后,总线就处于被占用的状态,在终止信号产生
蓝藻F
·
2023-11-16 23:11
fpga开发
学习
笔记
FPGA
/数字IC求职笔试面试(1)之IIC协议详解
FPGA
/数字IC求职笔试面试(1)之IIC协议详解文章目录
FPGA
/数字IC求职笔试面试(1)之IIC协议详解前言一、概述:二、具体协议1.先来大致猜测2.IIC协议时序三、协议实现步骤(以读写EEPROM
Dawn_yuan
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2023-11-16 23:41
FPGA开发/数字IC求职系列
fpga开发
单片机
硬件工程
驱动开发
FPGA
模块——HDMI输出模块
FPGA
模块——HDMI输出模块数据点rgb输出模块视频帧驱动模块1.TMDS编码模块2.编码数据并转串模块(原语/IP核)3.异步复位,同步释放模块4.集成编码+并转串+差分+复位模块的HDMI接口使用
云影点灯大师
·
2023-11-16 23:05
FPGA
fpga开发
FPGA
模块——串口发送和接收模块
FPGA
模块——串口模块发送代码接收代码管脚约束发送代码1.使用发送模块使用这个模块需要output一个发送端口outputuart_txd,//UART发送端口/*------------------
云影点灯大师
·
2023-11-16 23:35
FPGA
fpga开发
fpga
FPGA
——IP核 基础操作
FPGA
——IP核基础操作IP核例化模块时钟IP核RAMIP核IP核例化模块找到模版加入代码中时钟IP核配置模式功能配置输入时钟输出配置RAMIP核
云影点灯大师
·
2023-11-16 23:34
FPGA
fpga开发
fpga
嵌入式
嵌入式硬件
FPGA
模块——IIC协议(
FPGA
做主机操作24C64)
FPGA
模块——IIC协议(
FPGA
做主机操作24C64)EEPROM(24C64)向器件写数据时序向器件读数据时序IIC协议
FPGA
主机代码IIC读寄存器驱动(指定地址单次读写)EEPROM(24C64
云影点灯大师
·
2023-11-16 23:59
fpga开发
fpga
【正点原子
FPGA
连载】 第二十八章OV5640 DP显示实验 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南
1)实验平台:正点原子MPSoC开发板2)平台购买地址:https://detail.tmall.com/item.htm?id=6924508746703)全套实验源码+手册+视频下载地址:http://www.openedv.com/thread-340252-1-1.html第二十八章OV5640DP显示实验在前面的例程中大家学习了DP的彩条显示和从SD卡中读取图片显示都是比较简单的例程。本
正点原子
·
2023-11-16 21:39
正点原子
fpga开发
AXI三种接口及DMA DDR XDMA介绍(应用于vivado中的ip调用)
一、AXI——高级可扩展接口(UG1037)参考资源:【SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【
FPGA
】-哔哩哔哩】关于AXI握手过程都讲解的很细致
LessIsMore/
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2023-11-16 21:34
硬件
fpga开发
ip
FPGA
时序约束(七)文献时序约束实验测试
系列文章目录文章目录系列文章目录前言文献1:时钟移位LogiclockDesignPartition封装用户编写的程序停掉singletap抓取单端口RAM的数据文献2:SRAM约束前言之前学习了一些基本时序约束的类别,包括主时钟约束、虚拟时钟约束、输入输出约束、多周期约束等等,但大多都是纸上谈兵,目前打算在这个学期结束前,阅读大量文献,学习他们的时序约束经验,并且在数据采集板上完成实验验证。文献
贾saisai
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2023-11-16 20:34
FPGA时序分析
fpga开发
航空电子网络(ARINC818总线)
ARINC818采集卡采用高集成度
FPGA
芯片实现ARINC818协议,并通过高速8
彬鸿科技
·
2023-11-16 19:50
产品选型
网络
硬件工程
嵌入式硬件
基于
FPGA
的多通道ARINC429总线测试系统
目前,有大量的机载设备在使用ARINC429总线进行数据交互,为提高具有ARINC429接口设备的测试效率,降低开发成本,本文基于
FPGA
强大的并行处理能力、丰富的I/O接口资源以及半定制化的设计理念,
测试专家
·
2023-11-16 19:20
ARINC429
fpga开发
FPGA
学习笔记(十三)负数运算
系列文章目录文章目录系列文章目录Verilog负数负数运算原理Verilog负数reg寄存器是最常用的寄存器类型,这种寄存器中只能存放无符号数。如果给reg中存入一个负数,通常会被视为正数。reg[8:0]a;//9位b声明是有符号数要加signed,做加法或乘法时,对操作数扩位处理时高位补符号位;即负数补1,正数补0;regsigned[8:0]a;a=-8'd1;a=8'd1;负数运算原理正数
贾saisai
·
2023-11-16 19:49
FPGA学习
fpga开发
学习
笔记
重磅:
FPGA
实现MIPI DSI4线720P
液晶屏概述显示屏LCDMIPIDSI4lane,支持分辨率720*1280,60HZ彩色显示。用于对接国产GOWIN的NR-9C的开发板和LATTICE的CROSSLINK开发板,显示MIPIDSI功能。MIPIDSI是4-LANE,MIPI速率在480MHZ。支持LP模式初始化和HS模式显示数据发送。屏是5寸,支持DSISYNCEVENTS模式数据发送。源码设计。2.DSI时序说明在液晶屏控制I
SZFPGA-A
·
2023-11-16 18:38
fpga开发
Xilinx Zynq UltraScale系列高端
FPGA
解码MIPI视频,基于MIPI CSI-2 RX Subsystem架构实现,提供5套工程源码和技术支持
2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正AXI4-StreamSubsetConverterVDMA图像缓存DP输出5、vivado工程1:Xczu4ev版本
FPGA
9527华安
·
2023-11-16 16:23
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
fpga开发
Zynq
UltraScale
Xilinx
MIPI
CSI-2
RX
国产高云
FPGA
开发软件Gowin的下载、安装、Licence共享,按照我的方案保证立马能用,不能用你铲我耳屎
目录1、前言2、GOWIN简介3、GOWIN下载4、GOWIN安装5、Licence共享方案,立马就能用6、网盘福利领取1、前言“苟利国家生死以,岂因祸福避趋之!”大洋彼岸的我优秀地下档员,敏锐地洞察到祖国的短板在于高精尖半导体的制造领域,于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心,懂先生站在高略高度和长远角度谋划,宁愿背当代一世之骂名也要为祖国千秋万世谋,2018年7月,懂先生正式打响
9527华安
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2023-11-16 16:23
高云FPGA开发基础教程
fpga开发
高云
GOWIN
Licence
国产高云
FPGA
:Gowin工程搭建保姆级教程,点亮你的LED灯,点不亮你铲我耳屎
目录1、前言2、Gowin工程搭建3、Gowin工程界面介绍4、添加设计文件添加verilog设计文件调用rPLLIP核并配置LED闪灯源码分析添加约束文件5、综合编译6、下载程序到开发板7、福利:LED闪灯工程网盘链接1、前言“苟利国家生死以,岂因祸福避趋之!”大洋彼岸的我优秀地下档员,敏锐地洞察到祖国的短板在于高精尖半导体的制造领域,于是本着为中华民族伟大复兴的中国梦贡献绵薄之力的初心,懂先生
9527华安
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2023-11-16 16:18
高云FPGA开发基础教程
fpga开发
高云
Gowin
CTF-PHP反序列化漏洞3-构造POP链
个人社区:极乐世界-技术至上追求技术至上,这是我们理想中的极乐世界~(关注我即可加入社区)本专栏CTF基础
入门系列
打破以往CT
Eason_LYC
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2023-11-16 14:33
CTF基础入门系列
php
开发语言
web安全
反序列化漏洞
pop链
FPGA
HLS工具
HLS高层次综合数据类型以及所要包含的头文件引入了任意精度的数据类型跟数据类型相关的一个函数–sizeof对任意长度的数据类型使用sizeof使用visualstudio编写vivado的程序需要对visualstudio进行一定的修改,就可在visualstudio编写vivado程序数据类型的转化变量的初始化可拷贝初始化,也可以直接初始化但是不支持初始化列表初始化还可以通过声明所初始化数值的数
爱写代码的liding
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2023-11-16 13:50
fpga开发
VIVADO+
FPGA
调试记录
vivado+
FPGA
调试记录vitis编译vivado导出的硬件平台,提示'xxxx.hfilecantfind'VITIS内定义的头文件找不到vitis编译vivado导出的硬件平台,提示’xxxx.hfilecantfind
爱写代码的liding
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2023-11-16 13:05
fpga
通信原理板块——模拟信号的抽样定理
微信公众号上线,搜索公众号小灰灰的
FPGA
,关注可获取相关源码,定期更新有关
FPGA
的项目以及开源项目源码,包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
小灰灰的FPGA
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2023-11-16 10:31
通信原理板块
fpga开发
通信原理板块——语音压缩编码
微信公众号上线,搜索公众号小灰灰的
FPGA
,关注可获取相关源码,定期更新有关
FPGA
的项目以及开源项目源码,包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
小灰灰的FPGA
·
2023-11-16 10:30
通信原理板块
fpga开发
北邮22级信通院数电:Verilog-
FPGA
(9)第九周实验(3)实现一个具有清零功能的按键计数器,对按键进行计数并显示
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1counter.v1.2debounce.v二.管脚分配三.实现效果一.代码部分1.1counter.vmodulecounter(inputclk,inputrst,inputbutto
青山入墨雨如画
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2023-11-16 10:30
北邮22级信通院数电实验
fpga开发
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