FPGA新手入门第59页

千兆以太网传输层 UDP 协议原理与 FPGA 实现

文章目录前言心得体会一、UDP协议介绍二、UDP数据报格式三、UDP数据发送测试四、Verilog实现UDP数据发送1、IP头部检验IPchecksun的计算2、以太网报文的校验字段FCS的计算3、以太网报文发送模块实现五、以太网数据发送测试六、仿真代码七、仿真波形展示八、上板测试九、UDP发送逻辑调试验证要点前言本章将讲解千兆以太网传输层UDP协议的相关内容。学习UDP层协议的内容，核心也是明确

C.V-Pupil·2023-09-22 22:41

【CNN-FPGA开源项目解析】03--单格乘加运算单元PE & 单窗口卷积块CU 模块

03–单格乘加运算单元PE&单窗口卷积块CU文章目录03--单格乘加运算单元PE&单窗口卷积块CU前言单格乘加运算单元PE代码模块结构时序逻辑分析对其上层模块CU的要求单窗口卷积块CU代码逻辑分析前言第一和第二篇日志已经详细阐述了"半精度浮点数"的加法和乘法模块了。需要注意，他们的输入和输出均是16bit的半精度浮点数。现在我们自下而上，向着更顶层进发，用floatMult16和floatAdd1

GalaxyerKw·2023-09-22 20:51

创龙TL6678F开发板: 实现FPGA与DSP之间 SRIO(3.125Gbps, 4x)通信

创龙TL6678F开发板官方Demo:SRIO_AD9613实现了FPGA和DSP之间的SRIO通信,SRIO的速率为5Gbps.在FPGA端,srio_gen_2模块的参考时钟为125MHz.而Demo

falwat·2023-09-22 18:42

hisi3531a 使用 gpio模拟 spi 升级fpga，在254上打包升级包时，调用.sh出错

Hi3531A_SDK_V1.0.4.0venc实例程序运行报错，错误码0xa0108010运行日志如下：/mnt/Hi3531A_SDK_V1.0.4.0/mpp/sample/venc#./sample_venc0[SAMPLE_COMM_VI_Start]-719:StartVIDev00![SAMPLE_COMM_VI_StartDev]-607:HI_MPI_VI_SetDevAttrf

松188·2023-09-22 14:47

FPGA千兆网 UDP 网络视频传输，基于88E1518 PHY实现，提供工程和QT上位机源码加技术支持

UDP协议栈数据缓冲IP地址、端口号的修改TriModeEthernetMAC介绍以及移植注意事项88E1518PHYQT上位机和源码4、vivado工程详解5、工程移植说明vivado版本不一致处理FPGA

9527华安·2023-09-22 11:35

FPGA project : DS18B20

本想着一天发一个实验的，这个ds18b20，耗时两天。代码写了两次，呜呜~由于第二次写代码没画时序图，所以代码和时序图一些参数有些不一致，但问题不大。这里有几件事情值得一提：1：关于状态机的编写，我觉得还是三段式比较好。2：关于生成其他时钟信号，用来做触发边沿。我不喜欢用这种方法（提一个概念“全局时钟网络”）。所以用产生一个1usbase基础计时器，产生一个1us的标志信号。之后的计数器与该计数器

warrior_L_2023·2023-09-22 10:19

FPGA板卡启动以及LED灯带调试

环境配置软件：MobaXterm（free版本即可）下载教程参考：MobaXterm（终端工具）下载&安装&使用教程_蜗牛也不慢......的博客-CSDN博客Win32Disklmager下载教程参考：不分类工具：Win32DiskImager安装教程_win32disklmager安装教程_月挽的博客-CSDN博客硬件准备：网线一根（连接板卡和电脑，当然也可以连接路由器），Sd卡一张和读卡器（

Allencc5658·2023-09-22 10:19

使用接口包装器模块简化在FPGA上实现PCIe的过程

许多最终应用程序都将基于FPGA的设计用作其解决方案的固有组件。他们通常需要PCIExpress（PCIe）作为必不可少的功能，以提供与系统中其他组件的标准化接口。

非著名程序员阿强·2023-09-22 10:17

Typora mac新手入门教程

ypora是一款由AbnerLee创造的Markdown编辑器，它具备轻巧的特性。与其他Markdown编辑器有所不同的是，Typora不采用传统的源代码和预览分栏显示方式，而是提供了一种所见即所得的编辑方式，允许用户即时预览文档渲染效果，同时也提供了源代码编辑模式的切换功能。以下是一个在macOS下入门使用Typora的简单教程：下载和安装Typoramac版首先，你可以在本站下载Typoraf

崔大茄子·2023-09-22 07:48

基于FPGA的图像白平衡算法实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2023/08/01//DesignName://ModuleName:RGB2gray

简简单单做算法·2023-09-22 06:53

高云FPGA系列教程（10）：letter-shell移植

文章目录letter-shell简介letter-shell源码获取letter-shell移植函数和变量应用示例本文是高云FPGA系列教程的第10篇文章。

whik1194·2023-09-22 04:09

萌新的FPGA学习绪论-1

萌新的FPGA学习绪论-1其实很多的课和内容都是相通的我在跑完单周期的RiscV时候虽然最后还差点意思但是基本的逻辑实现没有特别大的问题过两天写一个Spec文档说明一下由于开始一个新的设计所以对于RiscV

ZxsLoves·2023-09-22 04:11

【【萌新的FPGA学习之Vivado下的仿真入门-2】】

萌新的FPGA学习之Vivado下的仿真入门-2我们上一章大概了解了我们所需要进行各项操作的基本框架对于内部实现其实一知半解我们先从基本的出发但从FPGA了解一下vivado下的仿真入门正好帮我把自己的

ZxsLoves·2023-09-22 03:09

电赛元器件清单多年总结及分析

双通道)函数发生器(50MHz，双通道)任意波信号发生器(1MHz)频谱分析仪(1GHz)频率计(500MHz)功率分析仪数字毫伏表以太网交换机(通用4~24端口百兆/千兆)网线通断测试仪单片机开发系统、FPGA

HappyGuya·2023-09-22 01:42

HDlbits Count clock 12小时制时钟 verilog fpga

moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);reg[3:0]ssge;reg[3:0]ssshi;reg[3:0]mmge;reg[3:0]mmshi;reg[3:0]hhge;reg[3:0]hhshi;always@(posedgeclk)be

Balien_·2023-09-22 01:09

AD入门第一期

主要功能包括原理图设计、印刷电路板设计、FPGA的开发、嵌入式开发、3D

RUIWENLI·2023-09-22 01:38

(Clock Domain Crossing)跨时钟域信号的处理（自我总结）

CummingsSNUG2008Boston_CDC.pdf参考：跨时钟域处理方法总结–最终详尽版-love小酒窝-博客园跨时钟域（CDC）设计方法之单bit信号篇（一）|电子创新网赛灵思社区孤独的单刀_Verilog语法,FPGA

HappyGuya·2023-09-22 01:37

matlab自动生成FPGA rom源码

1matlab源码closeallclearallclci=0:1:(300000-100-1);x=300000./(100+i);x=x./2;x=round(

LEEE@FPGA·2023-09-21 23:59

算力被巨头垄断，小矿工该做什么？

BTC开启电脑挖矿时代十年之久，各种矿币层出不穷，挖矿工具也一再升级，从CPU到GPU，FPGA，再到专业的ASIC矿机、专业矿池。

BB小九菜123·2023-09-21 17:15

深度学习环境搭建——之PyCharm安装配置

PyCharm安装配置参考：1，https://www.runoob.com/w3cnote/pycharm-windows-install.html书接上回，继续开始PyCharm安装；序言：工作中一直从事的是FPGA

呓语煮酒·2023-09-21 16:39

深度学习环境搭建——之Anaconda3安装配置

序言：工作中一直从事的是FPGA嵌入式开发，图像处理相关的工作。

呓语煮酒·2023-09-21 16:38

基于Kintex UltraScale系列FPGA KU060/KU115高性能PCIe数据预处理载板（5GByte/s带宽）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，实现FMC接口数据的采集、处理、以及背板接口互联。板载2组独立的72位DDR4SDRAM大容量缓存。

北京青翼科技·2023-09-21 16:41

FPGA实现LVDS接口（1）--ALTDDIO_IN、ALTDDIO_OUT（双倍数据速率I/O，DDIO）的使用

目录1、前言2、ALTDDIO_INIP核2.1、理论2.2、仿真3、ALTDDIO_OUTIP核3.1、理论

孤独的单刀·2023-09-21 14:06

【正点原子FPGA连载】第三十三章以太网ARP测试实验-摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0

&id=6061601087613）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-301505-1-1.html4）对正点原子FPGA感兴趣的同学可以加群讨论

正点原子·2023-09-21 14:05

ec20 以太网_「正点原子FPGA连载」第二十五章以太网ARP测试实验（一）

1)摘自【正点原子】领航者ZYNQ之FPGA开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?

weixin_39600616·2023-09-21 14:35

以太网ARP测试实验

1.1ARP测试整体框架当上位机发送ARP请求时，FPGA返回ARP应答数据；当按下FPGA的触摸按键时，FPGA发送ARP请求，上位机返回ARP应答数据。

STATEABC·2023-09-21 14:03

8 FPGA时序约束实战篇之主时钟约束

约束主时钟在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？对工程综合并Implementation后，OpenImplementedDesign，会看到下图所示内容。可以看到，时序并未收敛。可能到这里有的同学就会有疑问，我们都已经把时序约束的内容都删了，按我们第一讲中提到的“因此如果我

张海军2013·2023-09-21 06:49

FPGA时序约束（五）衍生时钟约束与I/O接口约束

系列文章目录FPGA时序约束（一）基本概念入门及简单语法FPGA时序约束（二）利用Quartus18对Altera进行时序约束FPGA时序约束（三）时序约束基本路径的深入分析FPGA时序约束（四）主时钟

贾saisai·2023-09-21 06:19

9 FPGA时序约束实战篇之衍生时钟约束

约束衍生时钟系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下：create_generated_clock-nameclk_samp-source[get_pinsclk_gen_i0/clk_core_i0/clk_tx]-divide_by32[get_pinsclk_gen_i0/BUFHCE_

张海军2013·2023-09-21 06:19

FPGA时序约束与分析

目录1时序约束概述1.1什么是时序约束1.2为什么要做时序约束1.3时序约束的基本路径1.4时序约束的基本流程1.5时序约束的主要方法参考书吴厚航的《FPGA时序约束与分析》1时序约束概述1.1什么是时序约束对系统延时

☆柒⑦☆·2023-09-21 06:48

FPGA 时序约束二：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么，可以在综合以后，打开综合，然后在TCL中输入命令：report_clock_networks–namemynetwork确定了主时钟，就可以对其创建时钟周期约束：情形1：主时钟之间有明确的相位关系-waveform不仅确定了时钟的占空比，也确定了时钟之间的相位关系。（1）clka频率为200Mhz,等占空比。（初始化为1，

yundanfengqing_nuc·2023-09-21 06:48

FPGA时序约束与分析（3）--- 时钟约束create_clock --- 虚拟时钟

虚拟时钟定义在一些时序路径中，一些引脚上的数据信号，其同步时钟只存在于外部芯片，并不存在于FPGA器件内。

swang_shan·2023-09-21 06:42

FPGA时序约束之时钟约束

转自：https://cloud.tencent.com/developer/article/1533419此外可以参考：https://blog.csdn.net/huan09900990/article/details/77163970https://blog.csdn.net/u012176730/article/details/54412323毋庸置疑，create_clock是最基本、最

朽木白露·2023-09-21 06:42

FPGA时序约束篇之时序分析与时序约束的作用

FPGA时序约束篇之时序分析与时序约束的作用一、写在前面二、名词解释三、举个栗子3.1降低时钟频率3.2提升时钟频率END一、写在前面在每个初学者学习FPGA设计时，都会听前辈说：时序约束对FPGA

锅巴不加盐·2023-09-21 06:40

FPGA时序约束理论之时钟周期约束（5）

1.时钟周期约束：对时钟的周期进行约束。2.vivado中时钟约束指令：create_clock使用create_clock来创建时钟周期约束，使用方法：create_clock-name-period-waveform{}[get_ports]值得注意的是，这里的时钟必须是主时钟primaryclock。主时钟通常有两种情况：一种是由外部时钟源提供，另外一种是告诉收发器的时钟提供。如何查看主时钟

蜗牛冲冲冲·2023-09-21 06:10

基于FPGA的时序分析-主时钟与虚拟时钟约束

文章目录主时钟概念主时钟约束语法设计时钟识别1）时钟网络报告2）时序确认报告主时钟约束实例虚拟时钟概念虚拟时钟的应用场景虚拟时钟约束实例主时钟概念主时钟通常是FPGA以外的板级时钟（晶振、数据传输的同步时钟

PPRAM·2023-09-21 06:07

FPGA设计时序约束一、主时钟与生成时钟

目录一、主时钟create_clock1.1定义1.2约束设置格式1.3Addthisclocktotheexistingclock1.4示例1.5差分信号二、生成时钟generate_clock2.1定义2.2格式2.2.1byclockfrequency2.2.2byclockedges2.2.3示例2.2.4自动生成时钟2.2.5重命名生成时钟一、主时钟create_clock1.1定义主时

知识充实人生·2023-09-21 06:06

亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解

0参考资料0.0图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识FPGA触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级FPGA设计技巧！

cy413026·2023-09-21 04:17

高云FPGA系列教程（9）：cmd-parser串口命令解析器移植

文章目录@[toc]cmd-parser库简介cmd-parser库源码获取GW1NSR-4C移植cmd-parser实际测试cmd-parse命令解析器优化本文是高云FPGA系列教程的第9篇文章。

whik1194·2023-09-21 00:26

高云FPGA系列教程（8）：ARM串口数据接收（中断和轮询方式）

文章目录@[toc]1.GW1NSR-4C串口外设简介2.FPGA配置3.常用函数4.轮询方式接收数据5.中断方式接收数据本文是高云FPGA系列教程的第8篇文章。

whik1194·2023-09-21 00:23

windows系统安装python教程，以及PyCharm安装，新手入门详细

最近需要给新电脑安装python，记录一下安装过程。到python的官网进行下载：https://www.python.org/选择下载的系统，这边是Windows然后选择最新的Release版本，点进去然后滑到最下边，选择适合自己系统的，我的是64位下载完之后点击运行然后进行选择安装到哪里我是进行自定义安装的，把python安装到了D盘，没有放在默认的C盘。然后接下来到这一页，建议全部勾选选择自

ChangYan.·2023-09-20 23:32

Vivado下PLL实验

文章目录前言一、CMT（时钟管理单元）1、CMT简介2、FPGACMT框图3、MMCM框图4、PLL框图二、创建工程1、创建工程2、PLLIP核配置3、进行例化三、进行仿真1、创建仿真文件2、进行仿真设置

岁月指尖流·2023-09-20 23:36

【CNN-FPGA开源项目解析】01--floatMult16模块

文章目录(基础)半精度浮点数的表示和乘运算16位半精度浮点数浮点数的乘运算floatMult16完整代码floatMult16代码逐步解析符号位sign判断指数exponent计算尾数fraction计算尾数fraction的标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表always敏感列表特殊情况处理(基础)半精度浮点数的表示和乘运算16位

GalaxyerKw·2023-09-20 19:18

【CNN-FPGA开源项目解析】02--floatAdd16模块

文章目录前言浮点数加法的思路floatAdd16完整代码floatMult16代码逐步解析指数化为一致底数相加，处理进位溢出结果标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表特殊情况处理always敏感列表前言上一篇文章(floatMult16模块解析)内，已经详细阐述了"半精度浮点数"的含义和乘法运算方法。同时，我们结合了开源的代码，逐步分

GalaxyerKw·2023-09-20 19:44

Python爬虫：爬虫获取数据保存到文件

接上一篇文章：Python爬虫：编写简单爬虫之新手入门前言：上一篇文章，我爬取到了豆瓣官网的页面代码，我在想怎样让爬取到的页面显示出来呀，爬到的数据是html页面代码，不如将爬取到的代码保存到一个文件中

夕夕老师·2023-09-20 14:48

即时通讯技术文集（第21期）：后端架构设计基础入门系列 [共15篇]

[-1-]新手入门：零基础理解大型分布式架构的演进历史、技术原理、最佳实践[链接]http://www.52im.net/thread-2007-1-1.html[摘要]本文我们就来聊聊分布式架构的演进过程

·2023-09-20 13:34

C语言：递归(新手入门)

前言再写这篇文章之前，其实我已经写过一篇有关递归的文章了，但考虑到那篇文章是有关二叉树的，对于刚入门的朋友来说，是有难度的。所以，才有这篇有关递归入门的文章。(有兴趣的朋友可以去看看:二叉树深度优先探索相关题目递归简介在C语言中，函数是允许调用自己的，这种调用过程称之为递归。而递归，顾名思义就是在传递函数的调用和归还函数的结果。递归有大事化小的能力，写起代码来很容易，而理解起来却很抽象。由图片知道

诡异森林。·2023-09-20 11:51

fpga内嵌逻辑分析仪使用方法

5、进行在线调试二、方法2—使用Debug标记创建ILA1、Debug标记相关信号2、综合操作3、设置SetUpDebug4、生成比特文件5、下载程序6、进行在线调试前言本文基于上文的工程文件，讲述了fpga

岁月指尖流·2023-09-20 09:16

FPGA原理与结构（0）——目录与传送门

一、简介FPGA的设计和软件设计不同，我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化，因此理解硬件底层的内容是很有意义的。

apple_ttt·2023-09-20 09:43

【IC设计】ZC706板卡点灯入门（含Verilog代码，xdc约束，实验截图）

文章目录假定已知的前置知识需求：注意点：代码实现：顶层模块led闪烁模块xdc约束这篇博客将针对AMDZynq7000SoCZC706EvaluationKit板卡(对应Vivado创建工程时FPGA型号

农民真快落·2023-09-20 06:11

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