FPGA时序

【FPGA】高云FPGA之IP核的使用-＞PLL锁相环

FPGA开发流程1、设计定义2、设计输入3、分析和综合4、功能仿真5、布局布线6、时序仿真7、IO分配以及配置文件（bit流文件）的生成8、配置（烧录）FPGA9、在线调试1、设计定义使用高云内置IP核实现多路不同时钟输出输入时钟
凉开水白菜·2024-02-03 22:51

【INTEL（ALTERA）】为什么在 HPS 引导优先模式下使用 hps_auto SOF 文件时 HPS 配置会失败？

解决方法建议不再使用hps_autoSOF文件，请遵循最新的SoCFPGA引导使用指南，使用生成的hps.rbf文件通过JTAG配置HPS。
神仙约架·2024-02-03 22:15

如何实现一个百万亿规模的时序数据库，百度智能云 BTS 架构解析和实践分享

随着技术的不断发展和业务需求的多样化，BTS在百度内部经历了从支持单一Table能力到支持宽表、时序等多模能力的演进。BTS是百
百度Geek说·2024-02-03 16:01

多维时序 | Matlab实现CNN-RVM卷积神经网络结合相关向量机多变量时间序列预测

多维时序|Matlab实现CNN-RVM卷积神经网络结合相关向量机多变量时间序列预测目录多维时序|Matlab实现CNN-RVM卷积神经网络结合相关向量机多变量时间序列预测效果一览基本介绍程序设计参考资料效果一览基本介绍
机器学习之心·2024-02-03 15:16

时序预测 | MATLAB实现基于CNN-BiLSTM-AdaBoost卷积双向长短期记忆网络结合AdaBoost时间序列预测

时序预测|MATLAB实现基于CNN-BiLSTM-AdaBoost卷积双向长短期记忆网络结合AdaBoost时间序列预测目录时序预测|MATLAB实现基于CNN-BiLSTM-AdaBoost卷积双向长短期记忆网络结合
机器学习之心·2024-02-03 15:16

DS18B20应用笔记

目录1.单总线驱动DS18B201.1硬件结构1.2时序分析1.2.1初始化DS18B201.2.2写数据指令1.2.3读数据指令1.3固件实现1.3.1设计流程图1.3.2接口实现1.3.3使用接口实现读取数据
mftang·2024-02-03 15:10

重温FPGA设计之bcd加法器verilog实现

1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:[email protected]//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国·2024-02-03 13:23

FPGA——verilog实现加法器（详细）

1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图verilog代码：modulehalf_add(a,b,so,co);//半加器inputa,b;//定义两个输入outputso,co;//so为和值的输出，co为进位数据的输出assignso=a^b;//根据真值表可得so为a，b异或逻辑后的结果assignco=a&b;//根据真值表可得c
逃亡的诗·2024-02-03 13:22

【FPGA & Verilog&Modelsim】 8bitBCD码60计数器

可私信获取整个项目文件8bit即有8位二进制BCD码，全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；常见的BCD码是8421码本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器闲话不多，上代码计数值qout达到60时，cout进位输出
去追远风·2024-02-03 13:51

【FPGA & Verilog】各种加法器Verilog

1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明（1）assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值，必须以assign或者deassign开始assign[delay]wire_
去追远风·2024-02-03 13:18

TCP/IP LWIP FPGA 笔记

参考资料：正点原子LwIP之网络接口netif（ethernetif.c、netif.c）-CSDN博客IPv4/IPv6、DHCP、网关、路由_ipv6有网关的概念吗-CSDN博客TCP/IPTCP/IP协议中文名为传输控制协议/因特网互联协议，又名网络通讯协议，是Internet最基本的协议、Internet国际互联网络的基础，由网络层的IP协议和传输层的TCP协议组成。TCP/IP定义了电子
NoNoUnknow·2024-02-03 12:39

Spring Boot 自定义指标

Prometheus：这是一个时序数据库，我们的指标数据一般保存在这个数据库中。Grafana：借助Grafana可以将Prometheus中的数据以图表的方式展示出来。
大扑棱蛾子·2024-02-03 11:27

飞腾FT-2000/4处理器+复旦微FPGA+国产操作系统解决方案

XM-1203-FPGA飞腾定制主板自主可控，国产CPU、BIOS和国产Linux操作系统性能稳定，FT-2000/4处理器功能接口多样化，可扩展性强高度集成，具有丰富的接口和电磁兼容性能.XM-1203
深圳信迈科技DSP+ARM+FPGA·2024-02-03 11:52

基于国产 FPGA + DSP+1553B总线 的大气数据测量装置的设计与实现

本文设计并实现了一种基于FPGA和DSP的大气数据测量装置。测量装置包含五个压力传感器及两个温度传感器，可实时获取飞行器表面的压力信号及温度信号。
深圳信迈科技DSP+ARM+FPGA·2024-02-03 11:52

国产飞腾ARM+FPGA电力行业 DCS 联合解决方案

联合解决方案概述在火电的发展过程中，随着社会对电力资源需求越来越高，以往较为粗放式的发电已经行不通了，需要更精细化的发电，以达到资源的最大利用。而这种控制都需要靠自动化技术来实现，单纯的人工是达不到这种效果的。作为国家基础建设的重中之重，电力系统可以凭借选用国产控制系统，来提高发电效率和安全性。开发基于自主创新的基于国产飞腾CPU的分散控制系统，可以减少对国外CPU的依赖，提高核心控制设备国产自主
深圳信迈科技DSP+ARM+FPGA·2024-02-03 11:51

最新！2024顶级SCI优化！TTAO-CNN-BiGRU-MSA三角拓扑聚合优化、双向GRU融合注意力的多变量回归预测程序！

我们利用该创新性极高的优化算法对我们的CNN-BiGRU-Attention时序和空间特征结合-融合注意力机制的回归预测程序代码中的超参数
预测及优化·2024-02-03 09:37

AI预测-注意力机制/多头注意力机制及其tensorflow实现

AI预测相关目录AI预测流程，包括ETL、算法策略、算法模型、模型评估、可视化等相关内容最好有基础的python算法预测经验EEMD策略及踩坑VMD-CNN-LSTM时序预测对双向LSTM等模型添加自注意力机制
写代码的中青年·2024-02-03 09:02

AI预测-多任务学习-模型融合策略

AI预测相关目录AI预测流程，包括ETL、算法策略、算法模型、模型评估、可视化等相关内容最好有基础的python算法预测经验EEMD策略及踩坑VMD-CNN-LSTM时序预测对双向LSTM等模型添加自注意力机制
写代码的中青年·2024-02-03 09:01

AI预测-Transformer模型及Paddle实现

AI预测相关目录AI预测流程，包括ETL、算法策略、算法模型、模型评估、可视化等相关内容最好有基础的python算法预测经验EEMD策略及踩坑VMD-CNN-LSTM时序预测对双向LSTM等模型添加自注意力机制
写代码的中青年·2024-02-03 09:01

AI预测-迁移学习在时序预测任务上的tensoflow2.0实现

AI预测相关目录AI预测流程，包括ETL、算法策略、算法模型、模型评估、可视化等相关内容最好有基础的python算法预测经验EEMD策略及踩坑VMD-CNN-LSTM时序预测对双向LSTM等模型添加自注意力机制
写代码的中青年·2024-02-03 09:01

AI预测-VMD-CNN-LSTM时序预测

AI预测相关目录AI预测流程，包括ETL、算法策略、算法模型、模型评估、可视化等相关内容最好有基础的python算法预测经验EEMD策略及踩坑VMD-CNN-LSTM时序预测文章目录AI预测相关目录一、
写代码的中青年·2024-02-03 08:31

时间序列预测 —— TCN模型

时间序列预测——TCN模型卷积神经网络（ConvolutionalNeuralNetwork，CNN）在图像处理等领域取得了显著的成就，一般认为在处理时序数据上不如RNN模型，而TCN（TemporalConvolutionalNetwork
Persist_Zhang·2024-02-03 06:55

vivado 在CSV文件中使用I/O端口列表

在CSV文件中使用I/O端口列表CSV文件CSV文件是FPGA和板设计人员用来交换信息的标准文件格式关于设备引脚和引脚。有关详细信息，请参见导入CSV文件和导出I/O引脚和封装数据。
cckkppll·2024-02-03 03:24

Linux一键部署telegraf 实现Grafana Linux 图形展示

influxd2前言influxd2是InfluxDB2.x版本的后台进程，是一个开源的时序数据库平台，用于存储、查询和可视化时间序列数据。
CIAS·2024-02-03 02:56

开发者分享｜AMD Vitis™ Libraries Vision L3 Isppipeline U50/ZCU102 流程示例

一.关于AMDVitis™VisionLibraryVitisVision库是一组90多个内核，基于OpenCV计算机视觉库，针对AMDFPGA、AMDAIEngine™和AMDSoC进行了优化。
BinaryStarXin·2024-02-02 23:12

Linux下PCI设备驱动开发详解（七）

Linux下PCI设备驱动开发详解（七）本章及其以后的几章，我们将通过PCIExpress总线实现CPU和FPGA数据通信的简单框架。
北京不北·2024-02-02 23:52

Linux下PCI设备驱动开发详解（一）

尤其被现在的异构计算GPU/FPGA、软硬结合新的方向广泛运用。一、PCI设备和驱动概述应用程序位于用户空间，驱动程序位于内核空间。linux系统规定，用户空间不可以直接调用内核函数，所以必
北京不北·2024-02-02 23:51

如何实现一个百万亿规模的时序数据库，百度智能云 BTS 架构解析和实践分享

随着技术的不断发展和业务需求的多样化，BTS在百度内部经历了从支持单一Table能力到支持宽表、时序等多模能力的演进。BTS是百
百度智能云技术站·2024-02-02 23:04

深度学习之循环神经网络

前言卷积神经网络CNN在图象处理领域起到了重要的作用,在自然语言处理中还要看循环神经网络RNN,RNN对具有序列特性的数据非常有效，它能挖掘数据中的时序信息以及语义信息.为什么要发明循环神经网络我们先来看一个
懒猫gg·2024-02-02 22:19

vivado 使用SSN分析

因为配电封装FPGA中的网络对噪声有不同的响应，这一点很重要了解设计
cckkppll·2024-02-02 20:40

Linux：无锁化编程 __sync_fetch_and_add原理及其实现分析

由于时序的因素，多个线程操作同一个全局变量，会出现问题。这也是并发编程的难点。在目前多核条件下，这种困境会越来越彰显出来。最简单的处理办法就是加锁保护，看下面的代码：pthread_mutex_tc
技术探索者·2024-02-02 19:45

微信小程序登录后台接口（java）

今天开始做系统登录，因为要喝网页版应用同样数据库，所以把接口也写到了网页版工程中，后台为java接口，整个时序图网上查下很常见，api中也有。
小岛wink·2024-02-02 15:15

32定时器&定时&输出比较&输入捕获&编码器接口

目录一.定时器简介1.基本定时器2.通用定时器3.高级定时器4.定时器基本结构编辑编辑5.计数器时序5.时钟树二.定时器定时代码实现显示屏自动计时（1）跨文件使用变量(2)将中断函数放在主函数里面对射式红外计数三
Hobert.h·2024-02-02 15:11

7天物联网智能家居

这里写自定义目录标题（一）Day11.学习路线2.基本概念1.什么是ARM2.ARM架构分类3.MCU和MPU4.DSP和FPGA总结STM32开发命名规则3嵌入式产品举例1.智能台灯2.智能手环3电视盒子
LOVE DEATH AND ROBOTS·2024-02-02 12:19

STM32G4单片机

单片机的基本结构CPU就是中央处理器，是单片机的内核时钟电路，时钟源是给整个电路提供时序其他的外设、中断以及存储器都是通过系统总线与CPU进行连接RAM相当于电脑的内存条，随机存储器，掉电会丢失ROM相当于电脑的硬盘
去去隔烟霞·2024-02-02 12:44

STM32目录结构

之前一直头疼的32目录，比51复杂，又没有C规律，也不像python脚本文件关联不强，也不像工整的FPGA工程，编的时候到处放，爆出的错千奇百怪。短暂整理了一个，还是没有理得很轻。
chinxue2008·2024-02-02 12:08

[AG32VF407]国产MCU+FPGA 开发环境Supra及Quartus配置及led

视频讲解[AG32VF407]国产MCU+FPGA开发环境Supra及Quartus配置及led控制实验过程需要下载QuartusIIIntel®Quartus®IISubscriptionEditionDesignSoftwareVersion13.1forWindows
LitchiCheng·2024-02-02 10:14

FPGA解码MIPI视频：Xilinx Artix7-35T低端FPGA，基于MIPI CSI-2 RX Subsystem架构实现，提供工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的MIPI编解码方案本方案在XilinxArtix7-100T上解码MIPI视频的应用本方案在XilinxKintex7上解码MIPI视频的应用本方案在XilinxZynq7000上解码MIPI视频的应用本方案在XilinxZynqUltraScale上解码MIPI视频的应用纯VHDL代码解码ov5640-MIPI视频方案3、本MIPICSI2模块性能
9527华安·2024-02-02 10:43

FPGA高端项目：Xilinx Zynq7020系列FPGA 多路视频缩放拼接 工程解决方案 提供4套工程源码+技术支持

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案我已有的FPGA视频拼接叠加融合方案本方案的XilinxKintex7系列FPGA
9527华安·2024-02-02 10:42

3.2 嵌入式多媒体卡 eMMC Embedded MultiMedia Card

2.1按照大小尺寸分类2.2按照容量大小分类2.3按照通信接口分类2.4按照支持电压不同分类3关于存储卡UHS-I、UHS-II、UHS-III总线标准4UHS-I卡的工作模式/类型/上电时序命令5Layout
文可明志·2024-02-02 10:40

SD NAND的CLK引脚的注意事项和走线规范

时钟信号是由主设备（如微控制器或存储控制器）提供的，用于确保SDNAND和主设备之间的数据交换是按照相同的时序进行的。1、时钟频率：CLK信号的频率取决于TF卡和主设备之间的通信协议和速率。
MK米客方德·2024-02-02 10:35

CEO视角——企业经营绩效管理

绩效管理目标的整个分化过程是经过上级与下级之间的相互交流，将总体方针在纵向横向或时序上分化到各层次、各部门乃至具体的人，构成目标体系的过程。
大湾区CEO后备人才培养·2024-02-02 08:37

DolphinDB 智慧楼宇场景：门禁异常监测

作为一款高性能分布式时序数据库，DolphinDB提供了流数据表和流计算引擎用于实
DolphinDB智臾科技·2024-02-02 07:31

Matlab：利用1D-CNN（一维卷积神经网络），分析高光谱曲线数据或时序数据

1DCNN简介：1D-CNN（一维卷积神经网络）是一种特殊类型的卷积神经网络，设计用于处理一维序列数据。这种网络结构通常由多个卷积层和池化层交替组成，最后使用全连接层将提取的特征映射到输出。以下是1D-CNN的主要组成部分和特点：输入层：接收一维序列数据作为模型的输入。卷积层：使用一系列可训练的卷积核在输入数据上滑动并提取特征。卷积操作能够有效地提取局部信息，从而捕捉输入序列的局部模式。激活函数：
foddcusL·2024-02-02 06:59

串口通讯（串行接口通讯）

串行通讯是通信双方按位进行，遵守时序的一种通信方式。串行通信中，将数据按位依次传输，每位数据占据固定的时间长度，即可使用少数几条通信线路就可以完成系统间交换信息。
有名企梦的小菜鸡·2024-02-02 06:07

STM32入门教程---USART串口协议

文章目录通信接口串口通信简介硬件电路电平标准串口参数及时序串口时序USART外设简介USART框图引脚定义表USART基本结构数据帧字长设置配置停止位起始位侦测数据采样波特率发生器数据模式代码串口发送接线图代码思路库函数代码串口发送
石原里美老公·2024-02-02 05:01

51单片机---定时器/计数器的配置

1.CPU时序振荡周期：为单片机提供定时信号的振荡源的周期（晶振周期或外加振荡周期）。比如开发板的时钟电路上的12MHZ晶振，它就提供了单片机的振荡周期。周期T=1/12M,单位为秒。
yrx020307·2024-02-02 03:28

FPGA中的fast corner和slow corner是什么？

作者：张大侠，文章来源：微信公众号在FPGA的时序分析页面，我们经常会看到MaxatSlowProcessCorner和MinatFastProcessCorner，具体是什么含义呢？
catshit322·2024-02-02 03:52

提高FlexSPI接口与FPGA接口通信速度方法

前言之前的项目中使用RT1052的FlexSPIX8接口与FPGA通信成功，但是100MHz的SCLK时钟频率，通信速度只达到了9MB/S左右，通信效率不高。
catshit322·2024-02-02 03:52

自学 FPGA 要注意什么？

1.学习习惯问题FPGA学习要多练习，多仿真，signaltapII是很好的工具，可以看到每个信号的真实值，建议初学者一定要自己多动手，光看书是没用的。同时自制力也很重要，差的人容易半途而废。
宸极FPGA_IC·2024-02-02 02:46
上一页 7 8 9 10 11 12 13 14 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他