FPGA硬件基础第29页

网络存储服务ip-san搭建

现在大部分存储设备提供支持基于TOE技术的接口，可以在硬件基础上处理TCP/IP协议。这意味着ISCSI设备可

还有别的名字·2023-11-21 12:01

【转】FPGA笔试数电部分

转自http://yuqix.blog.51cto.com/979066/2148641：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无

qp314·2023-11-20 22:41

FPGA大公司面试笔试数电部分

FPGA大公司面试笔试数电部分1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

cuiweitju·2023-11-20 22:40

FPGA面试题

1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可

flower314·2023-11-20 22:40

【FPGA】Verilog：实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器

目录0x00RS触发器（RSFlip-Flop）0x01实现RS触发器0x02使用NOR的RS触发器0x03使用NAND的RS触发器0x00RS触发器（RSFlip-Flop）触发器（Flip-Flop）是一种带有时钟的二进制存储设备，用于存储0和1的值。只有在时钟信号的边沿转换时，存储的0或1的值才会改变。从1到0的转换称为下降沿触发，而从0到1的转换称为上升沿触发。触发器中存储的值在触发器的输

柠檬叶子C·2023-11-20 22:06

m 序列生成电路的 FPGA 实现

本文讨论m序列生成电路的FPGA实现方法。

洋洋Young·2023-11-20 21:56

国产高云FPGA：OV5640图像视频采集系统，提供Gowin工程源码和技术支持

9527华安·2023-11-20 21:24

vivado产生报告阅读分析12-时序报告8

ReportDatasheet“ReportDatasheet”（数据手册报告）命令用于报告系统级集成中使用的FPGA操作参数。

cckkppll·2023-11-20 21:39

模组知识（１）－CRA-光学知识

目录sensorCRA：CRA：LensCRA:lensCRA和sensorCRA不同大小关系：镜头硬件固有问题：ISP改善：CRA匹配建议：sensorCRA的选择:ChiefRayAngle硬件基础

search7·2023-11-20 17:59

ZYNQ学习笔记：基本介绍

可编程的SoC叫做SoPC，FPGA就是这样的可编程配置的片上系统，ZYNQ则是在FPGA的基础上又加入了嵌入式系统部分。即ZYNQ=F

zkj12340·2023-11-20 16:49

我的数字IC学习路线

引言很多朋友和我一样也是从FPGA转行入到数字IC，所以对数字IC很多知识也不是很清楚，我也一样不清楚，我想把我的数字IC学习路线记录在此,全网也没有博客能如此详细的汇总这条路线并且分享出来，本博主希望开一个第一次

ciscomonkey·2023-11-20 16:15

FPGA实现直流电机驱动(速度位置控制)

一.简介本篇文章将介绍如何使用FPGA实现一个直流有刷电机控制器，主要包括速度控制和角度控制(好像在无刷电机控制中，习惯将其称为环，即速度环和角度环(位置环))。

FPGA之旅·2023-11-20 15:45

FPGA驱动eMMC系列(二)-------上电初始化

FPGA驱动eMMC系列(一)-------简介二.上电启动手册上面有对这部分的描述，可惜的是，这部分内容在手册的末尾，约278页，看完前面大部分，可能还是云里雾里。

FPGA之旅·2023-11-20 15:15

FPGA驱动eMMC系列(三)-----命令的发送与接收

关注微信公众号FPGA之旅回复eMMC代码V1获取完整工程，目前支持高速和HS200.HS400有点问题，可能是我PCB的问题。FPGA驱动eMMC系列(二)

FPGA之旅·2023-11-20 15:15

little ur baby·2023-11-20 14:44

FPGA实现平衡小车(文末开源！！)

FPGA平衡小车一.硬件介绍底板资源:TB6612电机驱动芯片*2MPU6050陀螺仪WS2812RGB彩色灯*4红外接收头ESP-01SWIFI核心板微相A7_LiteArtix-7FPGA开发板电机采用的是平衡小车之家的

FPGA之旅·2023-11-20 14:40

【FPGA】IP核

一.IP核是什么IP：知识产权，半导体产业中：在ASIC和FPGA中定义为预先设计好的电路功能模块。在使用的时候其他用户可以直接调用IP核心。

おもいね·2023-11-20 14:50

【FPGA】Verilog：升降计数器 | 波纹计数器 | 约翰逊计数器 | 实现 4-bit 升降计数器的 UP/DOWN

目录Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）0x01波纹计数器（RippleCounter）0x02约翰逊计数器（JohnsonCounter）Ⅱ.实践部分0x00实现：升降计数器（4-bit）0x01绘制输出表0x02设计代码0x03仿真代码0x04效果演示0x05注意事项Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）升降计数器(UPDOWNCounter)是一

柠檬叶子C·2023-11-20 14:19

VivadoAndTcl: read_verilog

#举例如下read_verilogC:/Data/FPGA/TopModule.vread_verilog{C:/Data/FPGA/TopModule.vC:/Data/FPGA/InitModule.v

Unknown_Fighter·2023-11-20 11:56

FPGA_IIC代码-正点原子野火小梅哥特权同学对比写法（3）

FPGA_IIC代码-正点原子野火小梅哥特权同学对比写法（3）工程目的IIC时序图IIC读写操作方法汇总正点原子IIC实验工程整体框图和模块功能简介，如表下图所示：IIC驱动模块设计时钟规划状态跳转流程单次写操作的波形图如下图所示

自小吃多·2023-11-20 08:16

一篇文章带你理解“”云原生“”

IaaS、PaaS和SaaS是云计算的3种基本服务类型，它们是关注硬件基础设施的基础设施即服务、关注软件和中间件平台的平台即服务以及关注业务应用的软件即服务。

liuqi_it·2023-11-20 07:27

FIR滤波器的MATLAB与FPGA的设计实现

FIR滤波器的MATLAB与FPGA的设计实现引言数字滤波器是数字信号系统里面最常用、最重要、最基本的元件之一。

凌云望远·2023-11-20 05:23

fir matlab fpga,基于Matlab和FPGA的FIR数字滤波器设计及实现

截位是滤波器设计的关键，此处的处理方法是：14位的输入数据(14b的ADC)，18位二进制补码表示的滤波器系数，除去符号位，相乘后小数位是13+17=30，加法运算不改变小数位数。另外系统测试电路板用的是USB总线，USB控制器的数据位宽是16，因而把输出数据截到16位，然后送给FIFO，从而传到计算机。截位用VerilogHDL实现的语句是：assignFIR_out={D_temp[36],D

小漂飞啊·2023-11-20 05:53

基于FPGA的FIR数字滤波器设计

clear;closeallfc=1/4;fs=5/16;%输入给定指标Rp=3;As=60;Fs=2;f=[fc，fs];m=[1，0];%计算remezord函数所需参数f，m，devdev=[(10^(Rp/20

fpga和matlab·2023-11-20 05:48

基于FPGA的有限脉冲响应（FIR）数字滤波器设计与实现（使用Matlab）

基于FPGA的有限脉冲响应（FIR）数字滤波器设计与实现（使用Matlab）引言：有限脉冲响应（FIR）数字滤波器在信号处理中起着重要作用。

心之执着·2023-11-20 05:15

北邮22级信通院数电：Verilog-FPGA（10）第十周实验实现移位寄存器74LS595

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register(inputclk,DS,OE,MR,inputwireST_CP,outp

青山入墨雨如画·2023-11-20 04:41

循环优先级仲裁~位屏蔽仲裁算法

参考了FPGA奇哥（下列视频中UP主）的讲解。应该可以对多路读写DDR3进行操作，仅仲裁，不涉及DMA和Uibuf等。2023年11月所写，暂未进行测试，日后补上。第二天已完成测试，功能可行。

NoNoUnknow·2023-11-20 04:40

NI.LabVIEW.v8.6.1.FPGA.Module-ISO 2CD（FPGA开发）

Ardence产品:Ardence.RTX.v7.1.SDK1CD（提高windows实时能力的解决方案，其在Windows平台上提供了一个实时子系统）Ardence.RTX.v7.1.Runtime1CD-+虚拟设备及自控+-~~~~~~~~~~~~~~~~~~~美国NI仪器公司产品:NILabView.pro.v8.2.中文版-ISO1CDNI.LabView.v8.6.1-ISO2CDNI.

CGGAO·2023-11-20 04:25

DSP芯片TMS320F2812之ADC模块的说明及使用步骤

切记不要将DSP芯片与MCU和FPGA混为一谈，它与两者之间都存在交集功能，但不能完全等同。

deer_kernel·2023-11-20 01:45

类型体系与基本数据类型（第二节）

一、设计理念1.1支持不同的计算设备与计算单元GPU和FPGAGPU（

Fuxi-·2023-11-20 01:41

EDA实验-----四位乘法器的设计（QuartusII）

二、实验设备PC机一台；FPGA实验箱一台。三、实验原理实现并行乘法器的方法又很多种，但

Gretel Tade·2023-11-20 01:02

EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)

FPGA实验开发系统一套。三、实验原理本实验通过扫描4*4矩阵键盘的值，在数码管上显示对应

Gretel Tade·2023-11-20 01:02

Altera_FPGA时序约束及设计优化

-------------------------------------------------------------------------------------------一、Altera_FPGA

Ctrlturtle·2023-11-20 01:31

VIVADO时序约束之时序例外（set_false_path）

前言当FPGA设计中的逻辑行为不能满足默认的时序要求时，设计者需要使用时序例外语法对该逻辑行为进行处理，例如：有些结果只需每个一个或多个时钟周期捕获一次。

Abel……·2023-11-20 01:00

FPGA设计时序约束八、others类约束之Set_Case_Analysis

目录一、序言二、SetCaseAnalysis2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、工程示例四、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析，以Vivado2022.1版本为例，主要包括以下4类二、SetCaseAnalysis2.1基本概念Setcaseanalysis（设置案例分析）命

知识充实人生·2023-11-20 01:30

嵌牛4

姓名李泽浩学号21181214372学院广州研究院转载自https://blog.csdn.net/FPGADesigner/article/details/88751502【嵌牛导读】本文使用UDP设计一个

李泽浩·2023-11-19 23:56

2023年云计算的发展趋势如何？电商炮火中能否破圈杀出重围？

一、引言云计算的定义和发展历程云计算在当今社会的重要性为什么需要关注2023年云计算的发展趋势二、云计算基础设施的演进硬件基础设施的进步a.服务器性能的提升b.网络技术的优化c.数据存储技术的革新软件基础设施的进步

软件开发小胡·2023-11-19 21:51

Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons

在使用quartusii进行FPGA开发时，遇到如下警告信息：CriticalWarning:SynopsysDesignConstraintsFilefilenotfound:'CMTT.sdc'.ASynopsysDesignConstraintsFileisrequiredbytheTimeQuestTimingAnalyzertogetpropertimingconstraints.Wit

亦可西·2023-11-19 18:04

基于Zynq FPGA对雷龙SD NAND的测试

文章目录一、SDNAND特征1.1SD卡简介1.2SD卡Block图二、SD卡样片三、Zynq测试平台搭建3.1测试流程3.2SOC搭建四、软件搭建五、测试结果六、总结一、SDNAND特征1.1SD卡简介雷龙的SDNAND有很多型号，在测试中使用的是CSNP4GCR01-AWM与CSNP32GCR01-AOW。芯片是基于NANDFLASH和SD控制器实现的SD卡。具有强大的坏块管理和纠错功能，

PPRAM·2023-11-19 18:01

FPGA资源之LUT

资源简介二、LUT查找表资源（SLICEM、SLICEL）三、LUT资源3.1LUT资源工作原理3.2LUT资源内部结构3.3LUT功能的拓展3.4LUT硬件原语一、CLB资源简介 Xilinx7的FPGA

PPRAM·2023-11-19 18:31

【Synopsys Bug记录】DC综合报错（显示warning：Unable to resolve reference）

该SOC已经成功在FPGA上运行了，按理说在设计上是没有问题的。在反复查看综合报告与RTL设计源码后，终于解决了Bug。

PPRAM·2023-11-19 18:01

瓷片电容、钽电容、电解电容区别---电源设计中的去耦电容应用实例

很多人搞ARM，搞DSP，搞FPGA，乍一看似乎搞的很高深，但未必有能力为自己的系统提供一套廉

KeFan2615·2023-11-19 18:15

STM32H743 RTC精密数字校准深度剖析

二、分析1.影响RTC准确性的因素罗列·硬件基础误差（也就是待校准部分）--校准解决·软件复位误差（复位一次大概会慢不到1S）--校准解决·晶振受温度影响带来的误差--动态温度补偿下面针对各项误差进行逐一解决

KeFan2615·2023-11-19 18:39

ZYNQ7020 FPGA如何从Flash启动的详细步骤

ZYNQFPGA程序固化FLASH一、创建BOOT.bin工具vivado2017.41创建工程。包括创建工程，编写程序，添加约束。2创建一个BD文件。

硬是要得·2023-11-19 13:36

基于FPGA的五子棋（论文+源码）

1.系统设计在本次设计中，整个系统硬件框图如下图所示，以ALTERA的FPGA作为硬件载体，VGA接口，PS/2鼠标来完成设计，整个系统可以完成人人对战，人机对战的功能。

沐欣工作室_lvyiyi·2023-11-19 12:58

某大厂伺服驱动器量产方案

标配CANopen、高精度运动控制，高速总线通讯，主芯片28335+FPGA，已验证过，带can和485通讯，程序代码能自动识别电机参数、惯量识别、低频振动抑制，含MODBUS、CANopen通讯。

cooldog123pp·2023-11-19 09:32

FPGA模块——IIC协议（读写PCF8591）

FPGA模块——IIC协议（读取PCF8591）PCF8591/AT8591芯片对iic协议的使用PCF8591/AT8591芯片低功耗8位CMOS数据采集设备，4路模拟输入，1路模拟输出，分时多路复用

云影点灯大师·2023-11-19 07:30

[ZYNQ]开发之基于 AN108 模块的ADC 采集以太网传输

二、任务分析本实验的硬件设计部分及vitis均参照了ALINXFPGAZYNQUltrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输，其B站视频链接如下【62】ALINXZynqMPSoCXILINXFPGA

Laid-back guy·2023-11-19 06:24

Zynq上用Lwip接收命令，发送数据

主要的学习资源都来自于Xilinx的官方例子，还有FPGADesigner同学的blog。年纪大了，一边带孩子一边学习，效率实在低。还有很多地方搞不明白，只有在以后的日子里慢慢补。

头有点晕™·2023-11-19 06:17

LabVIEW编程开发NI-USRP

USRP是市场上最开放、最通用的SDR，可帮助工程师在主机和FPGA上使用各种软件开发工具构建系统。有多种选项可用于对基于SDR的系统的主机进行编程。

LabVIEW开发·2023-11-19 00:35

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