HDL——FPGA

【正点原子FPGA连载】 第三十三章 以太网ARP测试实验-摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0

&id=6061601087613）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-301505-1-1.html4）对正点原子FPGA感兴趣的同学可以加群讨论
正点原子·2023-09-21 14:05

ec20 以太网_「正点原子FPGA连载」第二十五章以太网ARP测试实验（一）

1)摘自【正点原子】领航者ZYNQ之FPGA开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?
weixin_39600616·2023-09-21 14:35

以太网ARP测试实验

1.1ARP测试整体框架当上位机发送ARP请求时，FPGA返回ARP应答数据；当按下FPGA的触摸按键时，FPGA发送ARP请求，上位机返回ARP应答数据。
STATEABC·2023-09-21 14:03

Verilog学习笔记（一）

文章目录参考来源：china.pub.com一、VerilogHDL简介1.1VerilogHDL二、HDL指南2.1模块（module）2.2时延2.3数据流描述方式2.4行为表述方式2.5结构化描述形式
ACheng63201·2023-09-21 09:07

Verilog HDL

目录1.基本知识1.1.什么是VerilogHDL1.2.VerilogHDL的功能2.语法2.1.模块2.1.1.端口模块实例化2.1.2.逻辑功能assign声明always块initial块2.2.模块的测试2.3.常量2.3.1.数字常量2.3.2.参数常量parameter与localparam2.4.变量2.4.1.wire型2.4.2.reg型补码系统2.4.3.integer型2.
Starry丶·2023-09-21 08:59

Verilog HDL 语言笔记

目录一.基本语法1.模块的结构1.模块声明2.端口定义3.数据类型说明4.逻辑功能描述2.语言要素及数据类型2.1语言要素2.2常量2.3变量和数据类型2.4参数2.5向量2.6存储器2.7运算符3.基本语句二.描述方式与层级设计1.1结构描述方式1.2行为描述方式1.3数据流描述方式1.4混合描述方式2.1进程3.1层次设计三.组合逻辑电路设计3.1编码器和译码器3.2数据选择器3.3加法器1.
学海也无涯·2023-09-21 08:58

8 FPGA时序约束实战篇之主时钟约束

约束主时钟  在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？对工程综合并Implementation后，OpenImplementedDesign，会看到下图所示内容。  可以看到，时序并未收敛。可能到这里有的同学就会有疑问，我们都已经把时序约束的内容都删了，按我们第一讲中提到的“因此如果我
张海军2013·2023-09-21 06:49

FPGA时序约束（五）衍生时钟约束与I/O接口约束

系列文章目录FPGA时序约束（一）基本概念入门及简单语法FPGA时序约束（二）利用Quartus18对Altera进行时序约束FPGA时序约束（三）时序约束基本路径的深入分析FPGA时序约束（四）主时钟
贾saisai·2023-09-21 06:19

9 FPGA时序约束实战篇之衍生时钟约束

约束衍生时钟  系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下：create_generated_clock-nameclk_samp-source[get_pinsclk_gen_i0/clk_core_i0/clk_tx]-divide_by32[get_pinsclk_gen_i0/BUFHCE_
张海军2013·2023-09-21 06:19

FPGA时序约束与分析

目录1时序约束概述1.1什么是时序约束1.2为什么要做时序约束1.3时序约束的基本路径1.4时序约束的基本流程1.5时序约束的主要方法参考书吴厚航的《FPGA时序约束与分析》1时序约束概述1.1什么是时序约束对系统延时
☆柒⑦☆·2023-09-21 06:48

FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么，可以在综合以后，打开综合，然后在TCL中输入命令：report_clock_networks–namemynetwork确定了主时钟，就可以对其创建时钟周期约束：情形1：主时钟之间有明确的相位关系-waveform不仅确定了时钟的占空比，也确定了时钟之间的相位关系。（1）clka频率为200Mhz,等占空比。（初始化为1，
yundanfengqing_nuc·2023-09-21 06:48

FPGA时序约束与分析 （3）--- 时钟约束create_clock --- 虚拟时钟

虚拟时钟定义 在一些时序路径中，一些引脚上的数据信号，其同步时钟只存在于外部芯片，并不存在于FPGA器件内。
swang_shan·2023-09-21 06:42

FPGA时序约束之时钟约束

转自：https://cloud.tencent.com/developer/article/1533419此外可以参考：https://blog.csdn.net/huan09900990/article/details/77163970https://blog.csdn.net/u012176730/article/details/54412323毋庸置疑，create_clock是最基本、最
朽木白露·2023-09-21 06:42

FPGA时序约束篇之时序分析与时序约束的作用

FPGA时序约束篇之时序分析与时序约束的作用一、写在前面二、名词解释三、举个栗子3.1降低时钟频率3.2提升时钟频率END一、写在前面  在每个初学者学习FPGA设计时，都会听前辈说：时序约束对FPGA
锅巴不加盐·2023-09-21 06:40

FPGA时序约束理论之时钟周期约束（5）

1.时钟周期约束：对时钟的周期进行约束。2.vivado中时钟约束指令：create_clock使用create_clock来创建时钟周期约束，使用方法：create_clock-name-period-waveform{}[get_ports]值得注意的是，这里的时钟必须是主时钟primaryclock。主时钟通常有两种情况：一种是由外部时钟源提供，另外一种是告诉收发器的时钟提供。如何查看主时钟
蜗牛冲冲冲·2023-09-21 06:10

基于FPGA的时序分析-主时钟与虚拟时钟约束

文章目录主时钟概念主时钟约束语法设计时钟识别1）时钟网络报告2）时序确认报告主时钟约束实例虚拟时钟概念虚拟时钟的应用场景虚拟时钟约束实例主时钟概念主时钟通常是FPGA以外的板级时钟（晶振、数据传输的同步时钟
PPRAM·2023-09-21 06:07

FPGA设计时序约束一、主时钟与生成时钟

目录一、主时钟create_clock1.1定义1.2约束设置格式1.3Addthisclocktotheexistingclock1.4示例1.5差分信号二、生成时钟generate_clock2.1定义2.2格式2.2.1byclockfrequency2.2.2byclockedges2.2.3示例2.2.4自动生成时钟2.2.5重命名生成时钟一、主时钟create_clock1.1定义主时
知识充实人生·2023-09-21 06:06

亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解

0参考资料0.0图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识FPGA触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级FPGA设计技巧！
cy413026·2023-09-21 04:17

高云FPGA系列教程（9）：cmd-parser串口命令解析器移植

文章目录@[toc]cmd-parser库简介cmd-parser库源码获取GW1NSR-4C移植cmd-parser实际测试cmd-parse命令解析器优化本文是高云FPGA系列教程的第9篇文章。
whik1194·2023-09-21 00:26

高云FPGA系列教程（8）：ARM串口数据接收（中断和轮询方式）

文章目录@[toc]1.GW1NSR-4C串口外设简介2.FPGA配置3.常用函数4.轮询方式接收数据5.中断方式接收数据本文是高云FPGA系列教程的第8篇文章。
whik1194·2023-09-21 00:23

Vivado下PLL实验

文章目录前言一、CMT（时钟管理单元）1、CMT简介2、FPGACMT框图3、MMCM框图4、PLL框图二、创建工程1、创建工程2、PLLIP核配置3、进行例化三、进行仿真1、创建仿真文件2、进行仿真设置
岁月指尖流·2023-09-20 23:36

【CNN-FPGA开源项目解析】01--floatMult16模块

文章目录(基础)半精度浮点数的表示和乘运算16位半精度浮点数浮点数的乘运算floatMult16完整代码floatMult16代码逐步解析符号位sign判断指数exponent计算尾数fraction计算尾数fraction的标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表always敏感列表特殊情况处理(基础)半精度浮点数的表示和乘运算16位
GalaxyerKw·2023-09-20 19:18

【CNN-FPGA开源项目解析】02--floatAdd16模块

文章目录前言浮点数加法的思路floatAdd16完整代码floatMult16代码逐步解析指数化为一致底数相加，处理进位溢出结果标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表特殊情况处理always敏感列表前言上一篇文章(floatMult16模块解析)内，已经详细阐述了"半精度浮点数"的含义和乘法运算方法。同时，我们结合了开源的代码，逐步分
GalaxyerKw·2023-09-20 19:44

fpga内嵌逻辑分析仪使用方法

5、进行在线调试二、方法2—使用Debug标记创建ILA1、Debug标记相关信号2、综合操作3、设置SetUpDebug4、生成比特文件5、下载程序6、进行在线调试前言本文基于上文的工程文件，讲述了fpga
岁月指尖流·2023-09-20 09:16

FPGA原理与结构（0）——目录与传送门

一、简介FPGA的设计和软件设计不同，我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化，因此理解硬件底层的内容是很有意义的。
apple_ttt·2023-09-20 09:43

【IC设计】ZC706板卡点灯入门（含Verilog代码，xdc约束，实验截图）

文章目录假定已知的前置知识需求：注意点：代码实现：顶层模块led闪烁模块xdc约束这篇博客将针对AMDZynq7000SoCZC706EvaluationKit板卡(对应Vivado创建工程时FPGA型号
农民真快落·2023-09-20 06:11

Xilinx FPGA 程序固化重新上电程序不运行的问题

问题描述FPGA直接下载bit文件，功能正常。FPGA擦除FLASH，烧写FLASH，正常。电源断电，重新上电，FALSH里面的程序没有启动，FPGA程序没有跑起来。–FLASH启动不正常。
LEEE@FPGA·2023-09-20 06:10

高云FPGA系列教程（7）：ARM GPIO外部中断

文章目录@[toc]GPIO中断简介FPGA配置常用函数MCU程序设计工程下载本文是高云FPGA系列教程的第7篇文章。
whik1194·2023-09-20 04:31

FPGA纯verilog实现8路视频拼接显示，提供工程源码和技术支持

目录1、前言版本更新说明免责声明2、我已有的FPGA视频拼接叠加融合方案3、设计思路框架视频源选择OV5640摄像头配置及采集静态彩条视频拼接算法图像缓存视频输出4、vivado工程详解5、工程移植说明
9527华安·2023-09-19 07:09

Vivado初体验LED工程

一、PL和PS在FPGA中PS：处理系统（Proces
岁月指尖流·2023-09-19 07:09

北邮22级信通院数电：Verilog-FPGA（3）实验“跑通第一个例程”modelsim仿真及遇到的问题汇总（持续更新中）

代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客注意：本篇文章所有绝对路径的展示都来自上一篇博客北邮22级信通院数电：Verilog-FPGA
青山如墨雨如画·2023-09-19 07:37

FPGA的主流技术与市场表现方面的调研报告

撰写简单的FPGA的主流技术与市场表现方面的调研报告，表达自己的认知和发展展望，500字，图片，表格除外FPGA简介FPGA（Field-ProgrammableGateArray）是一种可编程逻辑器件
Nosery·2023-09-19 07:06

高云FPGA系列教程（5）：ARM点灯工程设计

文章目录@[toc]1.ARM核定制2.ARM核程序设计3.ARM程序烧写4.工程下载本文是高云FPGA系列教程的第5篇文章。
whik1194·2023-09-19 00:56

高云FPGA系列教程（6）：ARM定时器使用

文章目录@[toc]1.ARM定时器简介2.FPGA配置3.常用函数4.MCU程序设计5.工程下载本文是高云FPGA系列教程的第6篇文章。
whik1194·2023-09-19 00:55

FPGA project ： volt

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[7:0]ad_data,outputwireds,outputwireoe,outputwireshcp,outputwirestcp,outputwiread_clk);//例化间连线wire[15:0]volt_w;wire[19:00]data_w;assigndata_w={4'
warrior_L_2023·2023-09-18 17:23

FPGA project ： dht11 温湿度传感器

没有硬件，过几天上板测试。moduledht11(inputwiresys_clk,inputwiresys_rst_n,inputwirekey,inoutwiredht11,outputwireds,outputwireoe,outputwireshcp,outputwirestcp);//例化连线wirekey_out_w;wire[19:00]data_w;wiresign_w;wire[
warrior_L_2023·2023-09-18 17:22

C++自动驾驶系统研发工程师，Base北京

、logging等）4.设计、实现以及使用性能分析工具来提高资源（GPU、CPU等）利用率、降低延迟并解决系统瓶颈5.与硬件和传感器工程团队进行协作，更新自动驾驶车辆上的组件或设备（包括不限于传感器、FPGA
IT猎头Jessica·2023-09-18 09:14

Altera&Xilinx公司FPGA简介

Intel/Altera公司Intel/Altera系列FPGA简介-知乎(zhihu.com)AlteraFPGA提供了多种可配置嵌入式SRAM、高速收发器、高速I/O、逻辑模块以及布线。
Nosery·2023-09-18 07:51

基于LUT查找表方法的图像gamma校正算法FPGA实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将gamma=2.2和gamma=1/2.2的数据分别导入到matlab进行对比：2.算法运行软件版本matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801:51
简简单单做算法·2023-09-18 06:55

通过VIO扩充ILA数据采集种类——FPGA硬件开发板调试4

通过VIO扩充ILA数据采集种类——FPGA硬件开发板调试4FPGA开发中，调试是一个非常重要的步骤。
LogicGuruX·2023-09-18 05:54

Xilinx AXI4 相关

正点原子相关视频SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】，SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义
rotk2015·2023-09-18 05:21

【80天学习完《深入理解计算机系统》】第十五天 4.1 Y86-64指令集与Verilog HDL

专注效率记忆预习笔记复习做题欢迎观看我的博客，如有问题交流，欢迎评论区留言，一定尽快回复！（大家可以去看我的专栏，是所有文章的目录）文章字体风格：红色文字表示：重难点★✔蓝色文字表示：思路以及想法★✔如果大家觉得有帮助的话，感谢大家帮忙点赞！收藏！转发！本博客带大家一起学习，我们不图快，只求稳扎稳打。由于我高三是在家自学的，经验教训告诉我，学习一定要长期积累，并且复习，所以我推出此系列。只求每天坚
编程浩·2023-09-18 04:14

【在线仿真】使用HDLBits进行FPGA代码在线综合仿真以及时序图生成

本文讲述使用HDLBits进行FPGA代码在线综合仿真以及时序图生成，用于验证自己的设计。学习完本教程后，通过每次查看"仿真必备要素总结"小节即可轻松的构建自己的仿真了！
YprgDay·2023-09-18 01:58

FPGA/数字IC（芯海科技2022）面试题 2（解析版）

以下仅为学习参考(非原创)，如有疑惑欢迎评论区指出！一、单选题（共20题，每题3分，共60分）1.D触发器：Tsetup=3ns，Thold=1ns，Tck2q=1ns，该D触发器最大可运行时钟频率是（）A、1GHZB、500MHZC、250MHZD、200MHZ解：C最大可运行时钟频率与保持时间无关，1/(Tsetup+Tck2q)=1/4ns=250Mhz2.下列电路属于时序电路的是（）A、编
咖啡0糖·2023-09-17 18:53

什么是Verilog？

Verilog是一种以代码形式来描述数字系统和电路的硬件描述语言(HDL)。
孤独的单刀·2023-09-17 16:38

FPGA通过MIG IP读写DDR3

一.简介本期将接收如何驱动DDR3存储器，当然不会像SDRAM那样，自己手写驱动；而是借助Vivado提供的MIGIP来完成这项工作。但是建议在学习DDR3之前，可以学习一下且写一下SDRAM的驱动，因为它们的涉及到的存储原理和框架一样，只不过DDR3在其基础上增加了一些功能和特性而变得复杂了起来，学会了SDRAM可以约等于学会了DDR3，是不是很nice。二.MIGIP介绍IP核的创建就不作过多
FPGA之旅·2023-09-17 12:47

Matlab Simulink支持system generator插件

SystemGenerator工具2、vivado卸载3、vivado安装四、解决版本不兼容问题五、使用SystemGenerator前言目前有在Simulink中开发完成后将其转换成Verilog语言并将其跑在fpga
岁月指尖流·2023-09-17 10:15

FPGA project ：dds

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[3:0]key,outputwire[7:0]dac_data);//outputwiredac_cl,//assigndac_clk=~sys_clk;//例化间连线wire[3:0]wave_ctrl_w;key_ctrlkey_ctrl_insert(.sys_clk(sys_cl
warrior_L_2023·2023-09-17 10:43

FPGA车牌数字识别系统设计verilog实现（带上板录制视频）

本项目通过OV7725摄像头获取RGB565格式视频流输入FPGA，用移位IP核获得3*3像素阵列，然后对视频流进行高斯滤波处理后用Sobel进行边缘检测，计算图像亮度函数的灰度近似值产生对应的灰度矢量
QQ_778132974·2023-09-17 07:26

VHDL直流电机模糊控制器的设计与实现

在直流电机控制策略方面，属于智能控制理论的模糊控制其突出优点在于它不依赖于被控对象的模型，因此本设计尝试将模糊控制理论应用于直流电机转速控制，并将模糊控制器实现于FPGA（FieldProgrammableGateArray
QQ_778132974·2023-09-17 07:26
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