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ISE
Verilog设计十进制加法器（FPGA)
本文提供了一个同步清零、同步置数的十进制加法计数器代码和一个异步清零、异步置数的可逆十进制计数器代码，且使用
ISE
13.4综合通过并在Basys2开发板上成功验证功能，此外大家可以修改代码以调节周期。
使弓弦
·
2020-09-13 20:33
Verilog
32位先行进位加法器的实现
我的verilog处女作，已通过
ise
仿真，未进行FPGA开发板仿真。【处女作，一天半查资料，半天敲写，两天调试，共八九次修改。】
weixin_34015566
·
2020-09-13 20:04
有关vhdl的一些问题总结
最近也是刚刚接触VHDL，在用
ise
开发过程中遇到了一点些小问题，决定记下来。
继续微笑lsj
·
2020-09-13 19:15
VHDL
ISE
报错 NCD was not produced 解决方法
错误原句如下Pack:198-NCDwasnotproduced.Alllogicwasremovedfromthedesign.ThisisusuallyduetohavingnoinputoroutputPADconnectionsinthedesignandnonetsorsymbolsmarkedas'SAVE'.YoucaneitheraddPADsor'SAVE'attributest
紫_歌
·
2020-09-13 19:27
xilinx
ise
玄学集锦
FIR_01 基于FPGA的FIR滤波器 （FDATOOL
ISE
） 第一篇：初步认识和应用
本系列博客涉及的工具将包括
ISE
，matlab、systemgenarator、moslesim
比特电子工作室
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2020-09-13 19:14
FIR滤波器
怎么独立使用Modelsim进行工程仿真
1812932.html转贴：天马行空Whttps://www.cnblogs.com/woshitianma/archive/2012/11/30/Questasim.html感谢文档：艾米电子本人一直用的都是
ISE
hucc0706
·
2020-09-13 19:53
XILINX
ISE
操作问题点集合
现在我就跟大家分享一下我的方法（
ISE
版本为14.3）。第一种方法：更改优化选项设置。
dnfestivi
·
2020-09-13 18:49
xilinx
fpga
关于时序约束input delay 和output delay 个人理解
先抄下思考源，菜鸟花了半天多时间想大神写的博客：IO约束IO的约束主要是指input_delay与output_delay这两种，编译软件（
ISE
/Quartus）是个很强大而又很傻的工具，在设计的时候
ltfysa
·
2020-09-13 17:15
fpga
双击powershell脚本直接运行
Edit使用powershell_
ise
.exe打开。Open使用记事本打开。
找点资料真费劲
·
2020-09-13 15:31
ps1脚本
powershell脚本
powershell.exe
powershell
verilog约束文件详解
ISE
约束文件的基本操作1．约束文件的概念FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束
aoan4171
·
2020-09-13 14:25
isEqualTo函数模板久久不能通过，到底是小媛掉发过少，还是发量太多，种种谜团围绕在本题周围。让我们跟随Jine一起探索谜团背后的悬疑。
请为该类添加必要的成员函数，使得在主函数中能够调用
isE
程序媛不想掉发
·
2020-09-12 21:03
c++
c++
ISE
12.4使用modelsim10.0版本进行仿真
首先下载
ISE
12.x版本的库编译补丁compxlib_modelsim_10.zip1.使用命令行1》windowscmd命令下进入$env(XILINX)\bin\nt（$env(XILINX)表示
weixin_30583563
·
2020-09-12 17:46
[笔记]modelsim前仿后仿各种问题
我在
ISE
中启动modelsim时出现了下面的错误Loadingwork.tb_ic1_func#**Error:(vsim-19)Failedtoaccesslibrary'xilinxcorelib_ver'at"xilinxcorel
weixin_30271335
·
2020-09-12 17:07
ISE
使用时遇到的问题
1、第一次在xilinx和modelsim联合仿真的时候出现这种错误Error:(vopt-19)Failedtoaccesslibrary'xilinxcorelib_ver'at"xilinxcorelib_ver".#Nosuchfileordirectory.意思是找不到xilinxcorelib库，按照如下方法更改之后好了：再在modelsim安装目录下将modelsim.ini中的
weiweiliulu
·
2020-09-12 17:03
xilinx
xilinx
ISE
软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法
通常情况下一台电脑上即装有
ISE
，又装有quartusii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过quartusii工程之后再用modelsim仿真
ISE
工程就会出现如题所示错误
秋风雨打铁
·
2020-09-12 17:54
硬件开发
modelsim仿真
ISE
工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work
今天在使用
ISE
调用Modelsim的时候，遇到下面图1的错误：图1Modelsim出现的错误找了半天解决方法，找到了下面的解答（http://blog.sina.com.cn/s/blog_6e394a3d0101722o.html
文鸿开源工作室
·
2020-09-12 16:36
modelsim
modelsim仿真
ISE
工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"
通常情况下一台电脑上即装有
ISE
，又装有quartusii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过quartusii工程之后再用modelsim仿真
ISE
工程就会出现如题所示错误
ltlantou
·
2020-09-12 16:10
6.4应用实例：六度空间
IsE
代码Sh@@p
·
2020-09-12 12:07
数据结构笔记
算法
Vivado 与 Modelsim 联合仿真
1编译库用命令行用vivado工具vivado有很多IP核的接口已经与
ISE
的核不太一样了，比如fir，接口就是这样的：fir_lpfir_lp_ip(.aclk(sys_clk),.aresetn(!
God_s_apple
·
2020-09-11 14:09
FPGA
EDK
[Go]GO语言实战-GO-FLY在线客服gorm导入sql文件
语句读入sql文件后把字符串按照分号分隔，转成[]string，然后再循环执行实例代码是（自行更改文件目录）：funcinstall(){sqlFile:=config.Dir+"go-fly.sql"
isE
陶士涵
·
2020-09-10 17:38
IP CORE 之 ROM 设计-
ISE
操作工具
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:19
FPGA零基础学习系列
初学者必备
fpga
ISE操作工具
ROM
一表透彻 二进制转BCD之大四加三算法
FPGA学习altera系列第二十三篇二进制转BCDFPGA学习altera系列第二十四篇BCD转二进制大四加三算法二进制（8’hFF）转换为BCD（12’h255）END后续会持续更新，带来Vivado、
ISE
FPGA技术江湖
·
2020-09-10 16:19
FPGA学习系列
fpga
二进制转BCD
大四加三算法
IP CORE 之 PLL-
ISE
操作工具
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:19
FPGA零基础学习系列
初学者必备
IP CORE 之 RAM 设计-
ISE
操作工具
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:48
FPGA零基础学习系列
初学者必备
IP CORE 之 FIFO 设计-
ISE
操作工具
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:48
FPGA零基础学习系列
初学者必备
使用Xilinx K7 KC705开发板调试PCIe中的问题【持续更新】
开发板：XilinxK7KC705软件：
ISE
14.71.由于应用需求，我们要将开发板作为主机端，通过PCIe接口转接板外接一个NVMePCIeSSD。并由FPGA控制SSD的数据读写。
丧尸暴龙兽t
·
2020-08-26 23:41
pcie
ISE
与modelsim联合仿真的问题
//:Unresolvedreferenceto'glbl'in'glbl.GSR'"在仿真工程中添加glbl.v文件（一般在~/
ise
/verilog/src/glbl.v，同理Quartus）,把t
丧尸暴龙兽t
·
2020-08-26 23:53
Fraunhofer
ISE
多结太阳能电池效率达30.2%
德国Fraunhofer太阳能系统研究所（
ISE
）确认多结太阳能电池转换效率达到30.2%。
weixin_34007291
·
2020-08-26 15:29
stl vector实现随机重排列
voidSwap(int&a,int&b){intc=a;a=b;b=c;}voidrandom_arrange(inta[],intlen){inti;srand(time(NULL));for(i=0;
ise
CKJiang
·
2020-08-26 11:05
stl练习
Isim你不得不知道的技巧（整理）
来源：电子产品世界；注：本文由NingHeChuan本人多出整理所得，原文章图片不清晰，自己整理配图后重新发表安装好
ISE
，系统已经自带了ISim仿真软件，相比于专业的仿真软件Modelsim，ISim
weixin_30381317
·
2020-08-26 08:31
Laravel 将数据表的数据导出，并生成seeds种子文件
安装isseed安装isseed，我这里是laravel5.4，安装的iseed是2.1版本的，你们看情况，随意composerrequire"orangehill/
ise
t1174148618
·
2020-08-25 08:07
Laravel
ISE
MIG工具使用的三个“雷区”
1.calib_done信号没有从最顶层引出，
ISE
在综合时将其优化掉了，这种情况可以通过查看RTL视图或tecnologymap发现；2.如果设计使用的是外部按键复位信号，且经过消抖后连接到了MIG生成文件的顶层的
weixin_30856725
·
2020-08-25 01:33
使用Modelsim仿真DDR3的example出错
nosuchvariable原因：在.do文件中指定的glbl.v文件的路径不对，vlog-incr$env(XILINX)/verilog/src/glbl.v这个是相对路径解决方法：glbl.v文件在
ISE
行舟人
·
2020-08-24 18:57
FPGA输出五路PWM
之前玩了很久的单片机，用stm3的计时器和51的IO口模拟PWM都试过，其实原理都一样，通过设置一个累加器和一个阙值，累加器中的数小于阙值时输出低，大于阙值时输出高，累加器加满的时间即为PWM波的周期使用环境：
ISE
14.7
我喜欢你就像
·
2020-08-24 18:19
FPGA
Asp.net Core启动流程讲解（四）
asp.netcore3.0以下Asp.Netcore3.0以下有两种自定义替换DI容器的方式替换IServiceProviderFactory的默认实现，以及IStartup.Configure函数修改返回值1、
ISe
沉迷代码的萌新
·
2020-08-24 17:00
FPGA调试光纤模块
首先，建立
ISE
工程，添加GTP核，（该过程可参考Xi
weixin_30512785
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2020-08-24 16:29
【转】MATLAB与
ISE
联合仿真的必备流程
MATLAB与
ISE
联合仿真的必备流程:https://blog.csdn.net/hunterlew/article/details/50710103
zhangduojia
·
2020-08-24 05:14
fpga
matlab
&
fpga
matlab
powershell和powershell
ISE
PowerShell是跨平台的，cmd是Windows专用的。PowerShell有面向对象的管道。PowerShell能够调用.NET的很多功能。该段内容整理自PowerShell与cmd有什么不同？-grapeot的回答-知乎https://www.zhihu.com/question/22611859/answer/251761897powershellise和powershell的区别Wi
输微
·
2020-08-24 01:32
pc
工具
2018-7-30晨间日记
今天是什么日子起床：6：00就寝：23：00天气：多云心情：好纪念日：任务清单昨日完成的任务，最重要的三件事：改进：不熬夜习惯养成：三组×15俯卧撑＋两组×20抱头深蹲周目标·完成进度
ISE
学习·信息·
镜湖水生
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2020-08-24 00:30
学习PowerShell 5（国外视频教程）
然后Matt深入研究PowerShell的函数和WhatIf语句，使用输出和集成脚本环境（
ISE
）中的编码。本课程包含有关使用PowerS
国外课栈
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2020-08-24 00:43
编程
PowerShell的学习笔记(3)
@在Powershell命令行交互或者弹出长提交互#1通过Read-Host在PowerShell中弹出对话框，至少有2中方式，在PowerShell命令行中，可以通过在
ISE
中输入Read-Host弹出一个对话框
朱清云的技术博客
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2020-08-24 00:58
PowerShell
【原创】闫若川FPGA轻松入门：开发环境搭建
1、安装软件前要知道的Quartus和
ISE
目前业内用主要用的软件，如果你还没有软件安装包，我特地分享了下，我的百度云盘下载链接如下：注意1：QuartusII14.1是支持cycloneIV的最高版本了
dba37162
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2020-08-22 21:19
数字电路设计之仿真小技巧
1、在使用
ISE
仿真的时候，一般来说很多人只会串行输入数据的仿真，其实还可以进行并行的仿真：举个例子：用fork-join并行块产生信号波形。这里的意思就是N*cycle之后赋予的信号。
Snail_Walker
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2020-08-22 21:39
Digital
Chip
Design
LogiCORE IP Clocking Wizard 之 Core Architecture（时钟IP核的核架构介绍）
背景之前写过一篇博文：XilinxIP核专题之PLLIP核介绍，讲的是如何用
ISE
的COREgenerator产生一个PLL核的实际实现过程，写的也比较仔细，里面的参数是根据数据手册了解的，自从那篇博文写完之后
李锐博恩
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2020-08-22 21:25
Verilog/FPGA
实用总结区
在xilinx
ise
12.2 环境下用自带的isim仿真详解
学习FPGA写的第一篇文档，算是人生的一个里程碑，现在脑子里是当年一个人在一个实验室默默学习的场景，但最后依靠着这项技能养活自己，感恩最近项目用到FPGA，也开始了FPGA的学习历程，硬件为红色飓风的E45，FPGA是spartan6系列的，软件开发环境是xilinxise12.2的版本。之前一直在做单片机，有一定的C基础，对FPGA的学习也算快吧，花了一天的时间移植了一个FPGA的串口程序，测试
yijingjing17
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2020-08-22 11:31
FPGA
在
ISE
中利用iMPACT擦除flash中的程序
有时候需要把flash中的程序擦除，
ise
中利用impact擦除flash中的程序的，具体步骤如下：1、开始—>Xilinxdesigntools—>ISEDesignSuite14.6—>ISEDesignTools
程序运行中
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2020-08-22 11:31
Xilinx
FPGA
flash
ise
impct
ISE
下载到FPGA内的文件格式
、mcs、bin，三种用法不同bit主要是下载后直接调试，重新上电需再次烧写mcs是flash加载，下载完成后需重新上电且不必再次烧写，bin是内核加载一般都是默认生成的bit文件，bin文件生成是在
ISE
长弓的坚持
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2020-08-22 11:06
FPGA开发
FPGA加载bit文件可以工作，加载mcs不能工作的原因
FPGA加载bit文件可以工作，加载mcs不能工作的原因1：使用
ISE
的MPACT用bit文件生成mcs的时候设置错了应该，检查一下FLASH型号，容量，位宽都有没有选对。
长弓的坚持
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2020-08-22 11:06
FPGA开发
下载到FPGA内的文件格式
、mcs、bin，三种用法不同bit主要是下载后直接调试，重新上电需再次烧写mcs是flash加载，下载完成后需重新上电且不必再次烧写，bin是内核加载一般都是默认生成的bit文件，bin文件生成是在
ISE
长弓的坚持
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2020-08-22 11:06
FPGA开发
编写
ise
程序遇到的一些问题
以下错误也可能是由于其他错误所引起，我写的只是我遇到的错误，所以如果按照下面的方法依旧无法解决，并不一定是我的方法有问题，这时建议寻找其他人的解决经验。verilog语言里需要仔细检查自己写的变量名是否上下一致。对于模块的输入变量，如果想要将其作为if或case的参数，那么需要将if或case放到always语句中在编辑.cdc文件时，一部分例化模块没有出现。我在网上查到一个原因是图片来源：htt
遥望星河
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2020-08-22 11:53
ise使用
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