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Quartus软件安装问题
quartus
Ⅱ 12.1 使用教程（6） ROM 测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要读ROM内的数据调用ROMIPTools->MegaWizardPlug-InManager点击Next选择ROM数据宽度
虚无缥缈vs威武
·
2020-08-04 01:33
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（5） eeprom 读写测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要是对24c04进行读写eeprom顶层`timescale1ns/1ps///////////////////////
虚无缥缈vs威武
·
2020-08-04 01:00
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（4） uart 测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程实现的功能是使用uart进行回环测试顶层moduleuart_test(i_clk,i_rst_n,rx,tx);inputi_clk
虚无缥缈vs威武
·
2020-08-04 01:00
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（7） vga显示测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要使用vga显示方格行计数//hsync计数always@(posedgeclk_148Mornegedgei_rst_n
虚无缥缈vs威武
·
2020-08-04 01:30
quartus
Ⅱ
12.1
使用教程
quartus
Ⅱ 12.1 使用教程（1） 怎样调用PLL 核
step1这里我新建一个名为PLL的工程如下所示，准备调用一个PLL核step2点击菜单栏上的TOOls下拉菜单中的魔法棒step3在弹出的对话框中点击Nextstep4这里我们选择输出文件类型选择为VerilogHDL，输出IP核名称为PLL_out,单击I/0下拉选择ALTPLL。(注意：这里我的工程名为PLL所以起的PLL核的名称不能和工程名一样所以我的PLL核的名称为PLL_out)ste
虚无缥缈vs威武
·
2020-08-04 01:30
quartus
Ⅱ
Quartus
打开RTL Viewer时出现*** Fatal Error: Int Divide By Zero Module:
quartus
.exe Stack Trace: 0x103
具体解决方法：intel官网解释：InternalError:Sub-system:RVD,File:/
quartus
/rtlv/rvd/rvd_netlist_component.cpp,Line:9067DescriptionDuetoaprobleminthe
Quartus
baowxz
·
2020-08-03 15:46
Lattice专栏
IP核——FIFO
一、
Quartus
1.打开
Quartus
ii，点击Tools---MegaWizardPlug-InManager2.弹出创建页面，选择Creatanewcustommegafunctionvariation
djue7752
·
2020-08-02 17:52
【原创】实战项目中遇到的问题分析及解决方法汇总
【原创】实战项目中遇到的问题分析及解决方法汇总实验环境：
quartus
15.0。问题1：做FFT处理时，偶尔会出现多做一次FFT的现象，经排查，排除时序错误。
不二的阳哥
·
2020-08-02 16:11
FPGA工程师招聘
要求熟悉相关仿真、综合软件如：ModelSim、
Quartus
II、ISE等-3年以上在视频压缩方面的ASIC/FPGA的设计经验-有过Xilinx或Altera的FPGA设计经验-熟悉至少一种的视频压缩算
zhongrg
·
2020-08-02 15:10
电脑相关文章
SWJTU计算机组成实验C-实验八 指令分析与执行
使用软件：
Quartus
II9.0sp2这个实验也要用到ROM，虽然实验指导书上写的RAM，但我觉得可能是写错了。
Uranuslight
·
2020-08-01 10:53
计算机组成实验
VHDL
(SOC) (
Quartus
II)（非常不错的一篇文章）
原文链接http://www.cnblogs.com/oomusou/archive/2010/08/04/timing_slack.htmlAbstract在分析timing時，在timingreport中常會出現setuptimeslack與holdtimeslack，本文深入探討slack的意義。Introductionslack英文本身的意思是鬆弛，若setuptime/holdtimes
ascend__a1
·
2020-07-31 15:56
FPGA
基于FPGA的直流电机PWM控制系统（附带源码下载）
利用
quartus
18.2开发软件。直流电机马达使用电机驱动模块来进行驱动。二，工程实现原理该工程由测速模块，输入控制模块，数码管显示模块，pwm波形发生器模块组成。各个模块的功能如下：(1)测
数字积木
·
2020-07-30 21:38
基于FPGA 的8b10b编解码电路前端电路设计
采用VerilogHDL描述语言进行电路的设计、使用modelsim10.2a进行功能仿真、在通过
Quartus
II13.1进行FPGA逻
秋叶夏风
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2020-07-30 16:02
ubuntu12.04 || ubuntu14.04 FPGA altera 开发环境搭建 及 usb blaster配置
软件包：12.1_177_
quartus
_linux.tar.gz；12.1_177_devices_cyclone_max_legacy_linux.tar.gz；12.1_177_modelsim_ae_linux.tar.gz
梁作祥
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2020-07-30 15:20
FPGA
Linux环境下学习VHDL语言，用GHDL+GTKWave！
转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习VHDL语言，老师告诉我们可以使用
Quartus
这个软件。
iteye_10993
·
2020-07-30 15:15
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.
Quartus
II1.1
Quartus
II介绍
Quartus
II是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持
gjlkgln4534
·
2020-07-30 15:57
Quartus
II添加器件库方法
近期陆续有客户，使用MAXII这款芯片，我当时安装
quartus
为了尽量小，便没有安装，只安装了cyclone器件。
江东风又起
·
2020-07-30 06:51
FPGA
quartus
V11.0 在Qsys中使用uart
开始发现无论怎么设置，串口始终输出是乱码。这是11.0版本的一个BUG。修改方法如下：（1）设置完Qsys后，点“Generate”生成。（2）打开"工程目录\\synthesis\submodules\_uart_0.v"（3）找到代码：assigndivisor_constant=4;////////////////ENDSIMULATION-ONLYCONTENTS//synthesistr
xgbing
·
2020-07-30 05:58
[FPGA]
[NIOS
II]
ModelSim-Altera路径找不到或者不正确的解决办法
今天碰到一个坑，就是在
quartus
里面打开ModelSim-Altera进行仿真的时候报错，说是找不到路径。
理实交融
·
2020-07-30 05:27
FPGA
FPGA
quartus
FPGA中的平方根
上图是在
QUARTUS
下调用库中的IP核，综合适配后的资源使用情况，逻辑单元使用的1369个，占总资源的22%，片上硬件乘法器使用了16个。可以说是在资源有限的情况下，使用资源量还是很大的。
weixin_30734435
·
2020-07-30 02:51
【转载】
Quartus
II软件异常：Error: Top-level design entity " " is undefined
使用
Quartus
进行数字电路设计时，遇到了下面的编译错误：Info:******************************************************************
恋天的风
·
2020-07-30 01:44
FPGA
FPGA学习笔记之Altera FPGA使用JIC文件配置固化教程(转)
2，在
quartus
ii软件中点击File—>ConvertProgrammingFiles，如下图所示：3，在弹出的窗口中，Programmingfiletype选择JTAGIndirectConfigurationFile
恋天的风
·
2020-07-30 01:44
FPGA
Quartus
II中FPGA管脚的分配及保存方法
一、摘要将
Quartus
II中FPGA管脚的分配及保存方法做一个汇总。
tianhen791
·
2020-07-30 00:20
FPGA
tcl
csv
import
使用LativeLink时，DO文件编制步骤
端午安康1.按照LativeLink方式，在
Quartus
II中点击[EDARTLSimulation]或[EDAGatelevelSimulation]；2.在ModelSim的Sim窗口中，选择添加下层模块的信号
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
fpga
do文件
CORDIC算法理论与代码实现
不可综合的具体意思为不能综合为简单的模块，当我们在程序中调用了这些运算时，‘/’除和‘%’取余在
Quartus
软件中是可以综合的，因此可以正常调用运行，但是会消耗一些逻辑资源，而且会
one_u_h
·
2020-07-29 22:25
闲时了解
Quartus
II用自带波形文件做激励进行功能仿真
主要步骤：1.建立工程new->NewprojectWizard2.输入verilog文件new->veriloghdlfile3.编译Processing->Start->StartAnalyse&Synthesis4.管脚分配Assiment->Pins在Location处双击，另外将不用的引脚设为高阻态5.整体编译StartCompile6.将仿真类型设为功能仿真，Assignment->S
kobesdu
·
2020-07-29 20:33
硬件
Quartus
工程中各文件类型的含义
*.jicJTAGIndirectConfigurationFile*.pinPin-OutFile*.pofProgrammerObjectFile*.qpf
Quartus
IIProjectFile*
liujingliang_pacs
·
2020-07-29 19:54
FPGA
FPGA数字钟项目总结
一、
QUARTUS
软件破解首先我我们找到电脑中的破解软件打开然后我们打开点击应用按照以下步骤进行操作然后我们按下电脑键盘上的win+r键输入cmd确定打开命令行窗口然后输入ipconfig/all回车，
new_stylle
·
2020-07-29 14:39
FPGA
fpga
FPGA开发（二） 第一个工程----------流水灯的实现
首先我们打开
Quartus
，新建一个工程（file->newporjectwizard）选择一个合适的路径，选择自己对应的Device类型，类型可以在自己的开发板上面看到，这里我是用的是黑金A301的开发板
Always Sun
·
2020-07-29 14:34
FPGA
[Nios][UART] 使用UART 的一些問題?
測試前的前置作業：1.在Qsys中加入一個UART，並在
Quartus
中將新增的UART裝置的RX、TX對接。
weixin_34122810
·
2020-07-29 12:49
NIOS II JTAG UART通讯
一、硬件（使用的是
Quartus
II9.0）1、建立工程，打开SOPCBuilder，添加CPU选择标准NIOS即可2、添加PLL点击LaunchAltera‘sALTPLLMegaWizard器件速度等级按自己的
weixin_33936401
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2020-07-29 12:34
(IC Design) (DE2) (
Quartus
II) (Nios II) (SOPC ...
使用環境：
Quartus
II7.2SP1+NiosII7.2SP1+DE2(CycloneIIEP2C35F627C6)+μC/OS-II
weixin_33750452
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2020-07-29 12:18
JTAG_UART控制LED实验（转帖)
一、硬件（使用的是
Quartus
II9.0）1、建立工程，打开SOPCBuilder，添加CPU(次部分可根据实际硬件平台更改）。
weixin_30723433
·
2020-07-29 12:26
3.
Quartus
II FIFO IP的使用——以SCFIFO为例
3.
Quartus
IIFIFOIP的使用——以SCFIFO为例参考链接FPGA基础学习(2)--FIFOIP核(
Quartus
)：https://www.cnblogs.com/rouwawa/p/7066635
sinply6
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2020-07-29 07:49
FPGA项目笔记
FPGA学习笔记（2）Inter FPGA开发流程
（1）以二选一数据选择器为例一步一步操作总结FPGA详细的开发流程（2）总结了Verilog语法中的模块结构（3）总结了Verilog语法中的数据类型、变量、常量文章目录1.创建合理的工程目录2.创建
Quartus
Prime
星辰燎原
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2020-07-29 07:45
FPGA基础学习
fpga
数字信号处理
verilog
intel
嵌入式
FPGA和CPLD对比与入门
2、仿真分2步，写逻辑时用
QUARTUS
自带的仿真；逻辑写完后，最好用modelsim专门仿真。3、如果你需要100个逻辑单元，实际用的可能是120个，因此要留出20%的余量。
tom9544
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2020-07-29 06:44
FPGA/CPLD
FPGA学习——使用
Quartus
II+VHDL编写数据选择器和奇偶统计校验器并进行波形仿真
数据选择器先大致说一下入门时老师会让编写的数据选择器的原理：数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器用图来解释更直观：接下来，我们也来做一个用VHDL编写的四选一的选择器，并在
Quartus
core_lee
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2020-07-29 05:41
FPGA
可编程器件应用FPGA——学习笔记(一)
可编程器件应用FPGA——学习笔记(一)文章目录可编程器件应用FPGA——学习笔记(一)说在前面1.认识FPGA2.学习FPGA的意义3.FPGA的应用4.FPGA的开发方法和工具5.
Quartus
2和
DID 迪
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2020-07-29 05:36
FPGA
Quartus
-II 全加器的设计
Quartus
-II全加器的设计一、全加器的实验原理全加器可以由两个半加器和一个或门连接而成，这样得到的半加器电路称为顶层文件。那么就要先设计好半加器和或门，全加器来调用半加器和或门就可以了。
zhengqijun_
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2020-07-29 03:58
FPGA
VHDL学习：利用
Quartus
自带库3步快速完成状态机
Quartus
自带库里面有各种编程语言的模板，供开发者参考。初学者利用VHDL实现状态机比较生疏的情况下，可以调出该模板，适当修改即可。
weixin_34050005
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2020-07-28 18:50
编译内核出现错误提示：line 0:syntax error near unexpected token '('
WhydoIreceivethemessage"/usr/bin/sh:-c:line0:syntaxerrornearunexpectedtoken`('and/usr/bin/sh:-c:line0:`.c:/altera/72/
quartus
山影水痕
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2020-07-28 10:16
Linux相关
学习笔记及疑问
Quartus
II软件异常：Error: Top-level design entity " " is undefined
使用
Quartus
进行数字电路设计时，遇到了下面的编译错误：Info:******************************************************************
欧菲博客
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2020-07-28 04:49
数字设计
数字电路
QuartusII
altera小实验——TimeQuest Timing Analyzer初步使用
quartus
ii的时序约束可以通过TimeQuestTimingAnalyzer来完成。
moon9999
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2020-07-28 03:48
altera小实验
altera
硬件
FPGA时序约束之时钟约束(altera)
在
quartus
ii中，为了确保得到准确的静态时序分析结果，我们必须要对设计里所有的时钟进行约束。
huan09900990
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2020-07-27 23:53
fpga时序约束
fpga-时序约束
(SOC) (
Quartus
II)
这是一篇旧文，但内容和讲解非常好，为防丢失，作为自己的笔记用。转载地址https://www.cnblogs.com/oomusou/archive/2010/08/04/timing_slack.htmlAbstract在分析timing時，在timingreport中常會出現setuptimeslack與holdtimeslack，本文深入探討slack的意義。Introductionslac
Hold人民币
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2020-07-27 15:57
个人随记
滑动平均滤波器的verilog实现
FPGA设计在
Quartus
II开发环境下完成8点滑动平均滤波器
暖暖的时间回忆
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2020-07-16 06:31
基于
Quartus
Prime的NiosII基础开发流程
基于
Quartus
Prime的NiosII基础开发流程本文原始文档及代码工程上传至https://download.csdn.net/download/botao_li/10804031也许对新入门FPGA
bt_
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2020-07-15 21:02
FPGA
参数化模块库(LPM)的使用
在MAX+PLUSII和
Quartus
II中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，也可以在HDL源文件中调用
zhongrg
·
2020-07-15 12:41
Verilog文章
quartus
ii 仿真的问题
完成整个工程后进行编译，然后冒出来几十个错误。Error(204012):Can'tgeneratenetlistoutputfilesbecausethefile"D:/ModemPrograms/Chapter_5/E5_4_FpgaASKDemod/AskDemod/fir_compiler-library/sadd_c_cen.v"isanOpenCorePlustime-limitedf
zhengdahaixiansheng
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2020-07-15 12:01
quartus
Quartus
II中Design partion功能的使用
DesignpartionDesignpartion常用于“增益变量（QIC）”，通过DesignPartition对子模块进行“逻辑分区”，在DesignPartitionWindow中最关键的一个设定是NetlistType，它有四个可选值——SourceFile，Post-Synthesis，Post-fit，Empty（如上图中所标1,2,3,4，上图是为了将各Type全面的显现出来，而不
yu1037764293
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2020-07-15 11:21
FPGA
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