Quartus

Ubuntu 10.04下搭建FPGA/CPLD开发环境：Quartus II 9.1

一、简介QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式
yuyin86·2012-10-13 14:00

Quartus II中FPGA管脚的分配及保存方法

一、摘要将QuartusII中FPGA管脚的分配及保存方法做一个汇总。 
tianhen791·2012-10-07 18:00

使用Quartus建立第一个FPGA工程

 到www.altera.com.cn免费申请到Quartus网络版并且安装，这个过程非常简单。 安装好Quartus后，我们开始建立第一个FPGA工程，我们开始建立第一个FPGA工程。
·2012-10-04 12:49

使用Quartus建立第一个FPGA工程

 到www.altera.com.cn免费申请到Quartus网络版并且安装，这个过程非常简单。 安装好Quartus后，我们开始建立第一个FPGA工程，我们开始建立第一个FPGA工程。
llliqqq·2012-10-04 12:49

Quartus II 功能仿真设置流程

QuartusII功能仿真设置流程1.新建一个.vwf文件2.右键点击Name下白框，添加Node/Bus3.如果已经知道名称和类型，直接键入如果不确定或向多个输入，点击“NodeFinder...”
lyc_daniel·2012-08-31 11:00

基于TCP协议的网络摄像头的设计与实现

二、实验平台硬件平台：DIY_DE2软件平台：QuartusII9.0+NiosII9.0+VisualStud
sunev·2012-07-15 20:00

[signed][input]Verilog的有符号数输入测试

测试脚本，在QuartusII中成功编译，且下载在硬件上运行。
adream307·2012-07-13 21:00

QuartusII创建工程的基本流程，图解操作步骤

 本教程给出了如何用QuartusII，创建工程，创建源文件，综合编译，时序仿真，如何下载一系列的操作步骤。显示了一个完整的开发流程。供大家参考。
wfdtxz·2012-07-04 15:00

Linux环境下学习VHDL语言，用GHDL+GTKWave！

转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习VHDL语言，老师告诉我们可以使用Quartus这个软件。
xiangshimoni·2012-06-23 14:00

基于UDP协议的网络摄像头的关键问题解决及调试过程

二、实验平台硬件平台：DIY_DE2软件平台：QuartusII9.0+NiosII9.0+VisualStudio2008 三、实验内容以VGA显示作为参照，综合调试，使C#端的视频显示正常。
sunev·2012-06-21 20:00

基于UDP协议的网络摄像头的设计与实现

二、实验平台硬件平台：DIY_DE2软件平台：QuartusII9.0+NiosII9.0+VisualStudio2008 三、实验原理1、系统整体框图 图1系统整体框图2、系统的工作流程首先，视频采集部分一直
sunev·2012-06-19 17:00

.怎样制作一个简单ip，以方便在Quartus II和Nios II中使用？

1硬件部分1.1Avalon-MM接口（读作：阿窝龙妹妹接口）AvalonMemory-Mapped接口，简称为Avalon-MM接口，用于在存储映射系统中描述主从元件（component）的读/写接口。图1.1Amy_S_lcd12864IP与SystemInterconnectFabric的连线框图图1.2某带有Amy_S_lcd12864IP的Avalon系统框图1.2从设备读写时序请参考手
CY0904030105·2012-05-30 15:00

我遇到的Quartus II警告及原因——持续更新

1、Warning(10227):VerilogHDLPortDeclarationwarningatPRESS_MODELE.v(29):datatypedeclarationfor"iR"declarespackeddimensionsbuttheportdeclarationdeclarationdoesnot.解释：2、Warning:PLL"DE2_TV:inst1|Sdram_Cont
sunev·2012-05-28 17:00

quartus V11.0 在Qsys中使用uart

开始发现无论怎么设置，串口始终输出是乱码。这是11.0版本的一个BUG。修改方法如下：（1）设置完Qsys后，点“Generate”生成。（2）打开"工程目录\\synthesis\submodules\_uart_0.v"（3）找到代码：assigndivisor_constant=4; ////////////////ENDSIMULATION-ONLYCONTENTS //synthes
xgbing·2012-05-22 22:00

DE2_TV例程的几点说明

二、实验平台硬件平台：DIY_DE2软件平台：QuartusII9.0 三、一些概念及说明1、PAL和NTSC的区别常见的电视信号制式是PAL和NTSC，另外还有SECAM等。 
sunev·2012-05-21 21:00

quartus PLL 实现 任意分频

 1、讲到任意分频，我们就需要借助quartus强大的硬核PLL，当然PLL是模拟电路，是不可能用verilog或则VHDL描述出来的，他只是提供给我们一个调用的端口。
ywhfdl·2012-04-30 01:00

基于NicheStack协议栈的网络例程分析及客户端程序设计

二、实验平台软件平台：Quartus II 9.0 + Nios II 9.0、Visual Studio2010硬件平台：DIY_DE2 三、基于NicheStack协议栈的网络例程分析首先，明确两个概念
sunev·2012-04-22 15:00

[置顶] modelsim和quartus 联合调试

       下面是基于在AlteraQuartusII下如何调用ModelSim 进行仿真的一个实例。
ywhfdl·2012-04-16 22:00

windows XP下 iverilog+GTKWave使用（一）

最近又操起了verilog，以前安装过quartus-II和modelsim，装起来很大，现在就是想想能否有一个免费的小巧的综合工具以及波形查看工具，一搜，还真有！
liming0931·2012-04-16 10:00

内存初始化文件 ISE/Quartus

1.QuartusMifFileDemo:%  multiple-linecomment    multiple-linecomment  %                                             
yunhuang2010·2012-04-09 17:00

Quartus II常见错误

1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因：vectorsourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwar
xiaoyangger·2012-04-08 08:00

Quartus 警告分析

1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因:vectorsourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vectorsourcefile2.VerilogHDLassignmentwar
xiaoyangger·2012-04-07 21:00

Nios II 嵌入式系统硬件设计（二）之SDRAM硬件设计

                                                                           SDRAM的硬件设计包括SDRAM芯片的电路设计以及在QuartusII
huangshizeng·2012-03-31 22:00

Quartus II 6.0破解方法

QuartusII6.0下载地址：http://down.gougou.com/down?
lovnet·2012-03-24 09:00

Quartus II 6.0破解方法

QuartusII6.0下载地址：http://down.gougou.com/down?
wsql·2012-03-24 09:00

Quartus II 6.0破解方法

QuartusII6.0下载地址：http://down.gougou.com/down?
Wentasy·2012-03-24 09:00

利用JTAG配置EPCS芯片的方法

听同事说可以不用AS接口，而用JTAG接口配置EPCS器件，调了几年FPGA了，却从来没有发现这个好方法，于是忙不迭的跟人家学习了一把，具体操作步骤如下：1.在QuartusII中打开工程，然后编译链接
lg2lh·2012-03-23 15:00

DIY_DE2之DM9000A网卡调试系列例程（四）——基于NicheStack协议栈的TCP/IP实现

二、实验平台软件平台：QuartusII9.
sunev·2012-03-14 21:00

DIY_DE2之DM9000A网卡调试系列例程（二）——DM9000A测试、自收发、实现UDP

一、摘要通过在SOPC中定制软核，在QuartusII中建立硬件工程，然后在NIOSII中建立3个工程，分别实现DM9000A测试、DM9000A自收发和基于DM9000A的UDP协议的例子。
sunev·2012-03-12 21:00

用ModelSim仿真PLL模块

下面是仿真的全过程首先，看一下Quartus中的PLL模块：从上面图中可以看出：我的FPGA输入时钟是20MHZ，该PLL有三个输出，其中C0：5倍频，100MHZC1：1倍频，20MHZC2：5倍频，
ruby97·2012-03-12 16:00

七段数码显示字符 VHDL设计与实现

三．程序设计原理  实验步骤：请按照以下步骤实现七段解码器电路：(1) 新建一个QuartusⅡ工程，用以在DE2平台上实现所要求的电路。(2) 建立一个VHDL文件，实现七段解码器电路，用SW2～S
chenjieb520·2012-03-03 20:00

移动速度可控的字符集自动循环显示 VHDL设计与实现

三．程序设计原理  (1) 新建一个QuartusⅡ工程。(2) 建立一个
chenjieb520·2012-03-03 20:00

一位全加器 VHDL设计与实现

作者:chenjieb520一．设计目的熟悉QuartusII的VHDL文本设计流程全过程，学习组合电路的设计，仿真和测试。
chenjieb520·2012-03-03 20:05

一位全加器 VHDL设计与实现

作者:chenjieb520一．设计目的熟悉Quartus II的VHDL文本设计流程全过程，学习组合电路的设计，仿真和测试。
chenjieb520·2012-03-03 20:00

3位BCD加法计数器 VDHL设计与实现

三．程序设计原理(1) 新建一个QuartusⅡ工程。(2) 建立一个VHDL文件，实现所要求的电路
chenjieb520·2012-03-03 20:00

My First Quartus II VHDL Template

--QuartusIIVHDLTemplate --BasicShiftRegister libraryieee; useieee.std_logic_1164.all; entitysimpleDomeis
wclxyn·2012-02-23 19:00

My First Quartus II VHDL Template

-- Quartus II VHDL Template -- Basic Shift Register library ieee; use ieee.std_logic_1164.all; entity
wsql·2012-02-23 19:00

altera 设计--仿真--下载

平台硬件：艾米电子EP2C8-2010增强版套件软件：QuartusII10.0+ModelSim-Altera6.5e(QuartusII10.0)StarterEdition 内容典型的CAD流程开始新建工程录入
ywhfdl·2012-02-12 17:00

如何在Quartus II 11.0中调用ModelSim-Altera 6.5e

1Altera官网下载两款软件并安装      下载网址：https://www.altera.com/download/software/modelsim/zh_cn，选择QuartusII网络版、ModelSim-Altera
ywhfdl·2012-02-12 16:00

创造平台——Quartus II 11.0 套件安装指南

 一、AlteraQuartusII11.0套件介绍所谓巧妇难为无米之炊，再强的软硬件功底，再多的思维创造力，没有软件的平台，也只是徒劳。
ywhfdl·2012-02-08 22:00

关于Quartus II 和Modelsim远程登录的问题

从QuartusII6.1到7.1似乎没有什么变化，安装完软件，破解软件，再安装ip核，再安装NiosII，一套下来至少得安个把小时吧。
ywhfdl·2012-02-08 18:00

[Altera在线教学].IP复用及其实现方法

推荐预修课程：IntroductiontoQsysIntroductiontoTclUsingtheQuartusIISoftware:AnIntroductionVerilogHDLBasicsVHDLBasics
_安德鲁·2012-01-30 10:00

[Altera在线教学].tcl介绍 与 Quartus II tcl脚本

IntroductiontoTcl（1hour）在线学习：http://www.altera.com/customertraining/webex/Introduction_to_Tcl/player.html下载学习：http://www.altera.com/customertraining/webex/Introduction_to_Tcl/Introduction_to_Tcl.zip Q
_安德鲁·2012-01-30 10:00

电子专业所学的软件

、MPLAB软件的使用，学汇编语言；在用到上位机界面编程时，需要学C++、VC++、VB语言等；用CPLD/FPGA/SOPC时，需要学VHDL和Verlog语言，学这些语言时，可以学Maxplus、Quartus
msephd·2012-01-29 11:00

FPGA学习笔记7-Quartus II其余的部分TCL指令（翻译）

议程 -其他一些TCL指令 -访问命令行选项 -在Quartus II中使用TCL脚本 -获取帮助 PS：里面提到的命令行和可执行命令实际上一部分指在quartus II软件中， 还有部分在
lovnet·2012-01-27 14:00

FPGA学习笔记7-Quartus II其余的部分TCL指令

Agenda -Other Tcl Scripting Commands -Accessing Command Line Options -Using Tcl in Quartus II Software
lovnet·2012-01-27 14:00

FPGA学习笔记6-Quartus II中的TCL脚本（翻译）

议程 -TCL脚本在Quartus II中 -创建一个工程 -编译工程 -查看报告数据 -时序分析 TCL脚本的优势 -顾客分析 只提取你所需要的信息 -自动设置 在GUI界面中节省手动设置的步骤
lovnet·2012-01-26 19:00

FPGA学习笔记6-Quartus II中的TCL脚本

Agenda -TCL Scripting support in quartus II Software -Creating Projects -Compiling Designs -Accessing
lovnet·2012-01-26 19:00

FPGA学习笔记2-Quartus2简介

Quartus2简介 特性概述 全集成设计工具： 多种设计输入方法 逻辑综合 布局布线 仿真 时序和功耗分析 器件编程 支持windows,solaris,linux 节点锁定和网络许可选项
lovnet·2012-01-19 14:00

quartus中的signaltapⅡ 的问题

问题描述：在一次调试中发现这样的问题，用signaltapⅡ观察4个信号，结果正确，若再加一路观察信号，则时序中有错误。好像是signaltapⅡ对原来的逻辑造成了影响，又或者是signaltapⅡ采样出来并传上电脑来的数据出错。在网上搜索了一下，这方面的资料。    另外，通过对这方面内容的了解之后，接触到这样一个词汇：增量编译（incrementalcompilation）如果能好好利用qua
qingfengtsing·2011-12-17 20:00
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