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TimeScale
计算机组成原理实验——寄存器堆实现
先上寄存器堆模块的代码`
timescale
1ns/1ps//**********************************************************
王森ouc
·
2020-07-10 10:09
计算机组成与系统结构
Verilog 不同长度操作数运算(一)
整体代码如下：`
timescale
1ns/1nsmoduletest();reg[2:0]d=3'b100;reg[2:0]e=3'b100;reg[3:0]f;initialbegin//f>3);/
linux91
·
2020-07-09 19:57
verilog
T触发器
rst_n)Q<=1'b0;elseif(T==1)Q<=~Q;elseif(T==0)Q<=Q;else;endmodule测试脚本代码：`
timescale
1ns/1psmodulecy4_vlg_tst
一起拼，一起加油
·
2020-07-08 02:43
嵌入式学习
vertix7 时钟频率配置（verilog源代码）
一个top.v一个configuration.v,两个.v文件`
timescale
1ns/1ps/////////////////////////////////////////////////////
Ocean_VV
·
2020-07-08 01:34
FPGA
Verilog
Xilinx ISE多功能移位寄存器仿真及Basys2实验板实验
移位寄存器实现Verilog代码：`
timescale
1ns/1psmoduleadd(inputclk,inputreset,input[1:0]s,inputdl,inputdr,input[3:0
cloud_os
·
2020-07-08 01:01
FPGA
参考设计，实现简单的AXI-M接口的DMA功能
`
timescale
1ns/1psmodulemyip_v3_M00_AXI#(//Userstoaddparametershere//Userparametersends//Donotmodifytheparametersbeyondthisline
尼古拉斯糖果
·
2020-07-07 18:37
code
彭吉象《艺术学概论》（第5版）配套题库
`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////////////
m0_47432812
·
2020-07-07 16:11
实验5-2 多路数据选择器
实验5-2：四选一数据选择器（数据流描述）`
timescale
1ns/1ps///////////////////////////////////////////////////////////////
_JustinZz_
·
2020-07-07 03:39
基于FPGA的UART回环设计（3）
顶层代码设计uart回环测试的项目的顶层代码如下：`
timescale
1ns/1ps//*********************************
朽月
·
2020-07-06 12:51
FPGA
基于FPGA的VGA控制器实现（3）
最常用的VGA控制器VGA时序代码VGA模块端口解释总结VGA时序代码已经写了两篇关于VGA控制器的文章，这里我们给出一个通用的VGA控制器，代码如下：`
timescale
1ns/1ps//******
朽月
·
2020-07-06 12:51
FPGA
两种verilog实现4位乘法器
repeat版本`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////
刺客伍六柒
·
2020-07-06 11:07
嵌入式系统
*FPGA* vivado 2017.4 ILA使用例程
1.打开vivado，新建项目（选择对应的芯片型号）2.添加源文件，编写RTL代码`
timescale
1ns/1ps///////////////////////////////////////////
石石为山
·
2020-07-06 11:04
FPGA
Verilog语法中parameter与localparam的区别
`
timescale
1ns/100psmodulemem(clka,wea,addra,dina,clkb,addrb,doutb);parameterDATA_WIDTH=16;parameterADDR_WIDTH
yangzhiyuan0928
·
2020-07-06 10:37
FPGA/Verilog
vivado实现按键消抖+按键控制LED
`
timescale
1ns/1ps//说明：当三个独立按键的某一个被按下后，相应的LED被点亮；//再次按下后，LED熄灭，按键控制LED亮灭modulesw_debounce(clk,rst_n,sw1
weixin_44181627
·
2020-07-06 05:40
原创
FPGA学习笔记15--两种并行执行块
inputclk;regq,a;initialq<=0;always@(posedgeclk)beginq=~q;endalways@(posedgeclk)begina=~q;endendmodule`
timescale
1ns
Frosty flame
·
2020-07-06 04:52
Verilog HDL语言设计实现过程赋值+译码器
);inputclk,in;outputout1,out2;regout1,out2;always@(posedgeclk)beginout1<=in;out2<=out1;endendmodule`
timescale
1ns
JZ_54
·
2020-07-06 02:06
文档
【Unity3d游戏开发】Unity中的Time.
timeScale
马三最近在做一款游戏的时候涉及到了“加速”和“暂停”这两个功能，我第一时间就想到了应该用Time.
timeScale
。
weixin_34241036
·
2020-07-06 00:06
Zynq学习笔记（1）
做硬件的第一个实例，一般当然是LED点灯啦~硬件：ZedBoard软件：ISE14.71、新建工程2、选择平台3、新建完成后，输入如下代码：`
timescale
1ns/1ps//////////////
weixin_30342209
·
2020-07-05 20:13
ZYNQ DDS产生载波FFT变换
vivado2017.41,DDS的配置2，FFTip核配置3，代码`
timescale
1ns/1psmodulefft(inputaclk,inputaresetn,output[7:0]fft_real
四叶草听雪
·
2020-07-05 19:25
Unity3D研究院之Time.
timeScale
、游戏暂停（七十四）
Unity3D研究院之Time.
timeScale
、游戏暂停（七十四）本帖最后由雨松MOMO于2014-8-2809:22编辑项目里面一直在用Time.
timeScale
来做游戏的1倍2倍整体加速，今天我仔细看了一下
阿和1732
·
2020-07-05 15:32
【Unity3D游戏开发】Time.
timeScale
=0暂停游戏的情况下播放动画 (七)
前提条件:在项目中用过Time.
timeScale
=0来实现游戏暂停问题:暂停游戏后，暂停界面的按钮可能需要播放一个idle时的动画，Time.
timeScale
=0会影响动画播放。
Teng的世界
·
2020-07-05 14:19
【Unity3D游戏开发】
Unity关于Time.
timeScale
详解
Time.
timeScale
变化后会影响谁？大多数的回答都是：“Time.
timeScale
可以控制Update和LateUpdate的执行速度，FixedUpdate还是按正常时间来执行。”
天生爱赞美
·
2020-07-05 13:06
Unity
【Verilog】基于FPGA的闹钟系统设计（功能完整、附代码）
阿汪先生用的FPGA板子型号为：xc7a35tcsg324-1；`
timescale
1ns/1ps////////////////////////////////////////////////////
阿汪先生
·
2020-07-05 09:34
FPGA
Xilinx-ZYNQ7000系列-学习笔记（4）：在vivado中自定义IP核
`
timescale
1ns/1psmoduleax_pwm#(parameterN=32//pwmbitwidth)(inputclk,inputrst,input[N-1:0]period,input
赵小琛在路上
·
2020-07-05 09:37
Xilinx-FPGA
FPGA学习笔记之串口收发
仿真测试
timescale
1ps/1psdefineclock_period20moduleuart_ram_vlg_tst();regclk;regrst_n;wireRx232_rx;wirekey_in
啊花啊吃
·
2020-07-05 07:49
FPGA学习心得
利用Vivado进行Verilog仿真
vivado项目，verilog语言具体参考https://blog.csdn.net/leon_zeng0/article/details/784418712项目中增加verilog文件3编写.v文件`
timescale
10ns
rrr2
·
2020-07-05 05:56
verilog
Vivado入门（一）
照着教程写了第一个工程都是用的verilog`
timescale
1ns/1ps//////////////////////////////////////////////////////////////
pilibebe
·
2020-07-05 04:44
对`
timescale
的深入理解
`
timescale
1ns/1ps，含义为：时延单位为1ns，时延精度为1ps。
青豆1113
·
2020-07-05 04:39
FPGA
verilog
【Unity3D / Animation】实时动画，使Animation不受
TimeScale
影响
Unity中的Animation组件播放动画时，依赖Time.deltaTime进行采样计算播放进度，如果游戏中改变了
timeScale
的值，则使用Animation制作动画也会受到影响，例如游戏胜利时的慢动作特写镜头
ls9512
·
2020-07-04 22:37
Unity3D
C#
.NET
如何理解D触发器
D触发器形如：`
timescale
1ns/1psmoduled_flip_flop(inputclk,inputrst_n,inputd,outputregq);always@(posedgeclkornegedgerst_n
mkelehk
·
2020-07-04 22:01
FPGA
FPGA入门——EEPROM读写例程(二 代码)
二、代码1.顶层代码`
timescale
1ns/1ps//////////////
layneo
·
2020-07-04 21:10
FPGA入门——串口读写例程（代码）
一、波特率发生器`
timescale
1ns/1psmodulebaud_gen(clk_50MHz,rst,bclk);inputclk_50MHz;inputrst;outputbclk;regbclk
layneo
·
2020-07-04 21:38
FPGA入门例程学习
Verilog Code
//VerilogModuleexam.bcdsub////Created://by-kingbeful//at-12:35:192007-01-25//`resetall`
timescale
1ns/10psmodulebcdsub
kingbeful
·
2020-07-04 20:48
我的奋斗
fpga流水线理解
`
timescale
1ns/1psmodulemul_addtree(mul_a,mul_b,mul_out,clk);parameterMUL_WIDTH=8;parameterMUL_RESULT=
hutiantian
·
2020-07-04 18:07
fpga
RISC CPU处理器五级流水线 IF ID EX MEM WB 的编写@计算机组成原理
`
timescale
1ns/1ps`defineidle1'b0`defineexec1'b1//DataTransfer&Arithmetic`defineNOP5'b00000`defineHALT5
猴塞雷咩
·
2020-07-04 17:39
其他
【Unity3D自学记录】Time.
timeScale
、游戏暂停
项目里面一直在用Time.
timeScale
来做游戏的1倍2倍整体加速，今天我仔细看了一下Time.
timeScale
才发现之前我理解错了一些东西。
虚拟de世界
·
2020-07-04 17:07
Unity3D
Unity3D_技术
【转】FPGA配置OV5640摄像头及RGB图像数据采集
`
timescale
1ns/1psmodulesccb_interface(inputclk,inputrst_n,inputwr_en,inputrd_en,input[8-1:0]id_addr,input
sherryyang1234
·
2020-07-04 16:40
用FPGA实现多路电压采集器：（2）分频器
`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////////////
diju5626
·
2020-07-04 14:20
unity游戏暂停&动画加载&场景跳转&射线检测&鼠标滚轮控制
（一）游戏暂停的方法Time.
timeScale
=0;时间流动速度变为0但要想使translate位移动画也停住，所有Transform的移动都应该写在update并跟Time.deltaTime相乘的
crystal__love
·
2020-07-04 13:58
unity
Verilog中的
Timescale
作用
但是最终的问题是出现在
timescale
上，这里
a2102004335
·
2020-07-04 10:14
基于verilog的伪随机码
原理图如下：代码如下`
timescale
1ns/1psmodulesuiji(clk,dout);inputclk;outputdout;regdout;regdout1;regdout2;regdout3
a14730497
·
2020-07-04 10:56
verilog
hdl
语法
【FPGA】ROM/EPROM的设计（使用case的方式初始化）
很容易，通过异步的方式来给出代码设计：`
timescale
1ns/1ps/////////////////////////////////////////////////////////////////
李锐博恩
·
2020-07-04 07:43
Verilog/FPGA
实用总结区
UART的回环实例
各模块程序如下：顶层：`
timescale
1ns/1ps////////
李锐博恩
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2020-07-04 07:11
Verilog/FPGA
实用总结区
【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化）
Verilog描述：`
timescale
1ns/1ps///////////////////////////////////////////////////////
李锐博恩
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2020-07-04 07:11
Verilog/FPGA
实用总结区
ZYNQ流水灯实验（FPGA控制）
1.创建新工程，一路next2.选择对应型号板子3.增加资源，创建.v文件，这里命名为led.v4.定义模块，用到时钟输入和led输出5.编写verilog代码'
timescale
1ns/1psmoduleled
guo_kk
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2020-07-04 05:35
ZYNQ
Verilog实现FIR滤波器
滤波器简介不追究FIR滤波器的深层含义，我们只关注如何实现；可以看出，FIR滤波器的本质就是延迟、系数相乘与求和，如下图：2、设计基于以上分析，按照三级流水实现FIR滤波器设计：信号延迟-系数相乘-求和`
timescale
1ns
CLL_caicai
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2020-07-04 04:53
FPGA面试专题
FPGA/Verilog基础
基于FPGA的I2C verilog
游戏排行榜空闲位：SCL高电平SDA低电平起始位：SCL高电平SDA高电平到低电平结束位：SCL高电平SDA低电平到高电平读写状态：数据+响应位`
timescale
1ns/1nsmoduleIIC_WM
BrainBilk
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2020-07-04 04:20
FPGA
基于FPGA的人脸检测（2）
工程代码这里因为与前面的工程相比，代码变化的比较多，所以我们这里给出整个工程的代码：top模块：`
timescale
1ns/1ps//**********************************
朽月
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2020-07-04 04:18
FPGA
Verilog HDL语言设计4个独立的非门
outputreg[3:0]out;always@(in)beginout[0]=~in[0];out[1]=~in[1];out[2]=~in[2];out[3]=~in[3];endendmodule`
timescale
1ns
JZ_54
·
2020-07-04 03:41
文档
指令集并行流水线CPU设计
ISE环境，verilog编写：`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////
流風回雪_YZK
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2020-07-04 02:05
应用程序
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