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Linux
VIVADO
【 FPGA 】数字系统设计方法的演变
前几天无意中打开了
Vivado
HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变
李锐博恩
·
2020-08-23 05:51
Verilog/FPGA
实用总结区
Veirlog 学习记录(1) ，十(多)进制可加计数器的实现
我用的软件是
vivado
2015.4代码如下：moduleM10_counter(inputEN,//使能端inputCP,//时钟inputRd,//清零outputregCout,//进位outputreg
尤利乌斯.X
·
2020-08-22 23:51
FPGA
ZYNQ基础----通过AXI4接口从内存中读出数据
创建AXI4IP 在
Vivado
软件中自定义一个AXI4接口的IP。 设置接口模式为主机模式，接口类型为AXI4类型，这里接口类型还有AXI_LI
black_pigeon
·
2020-08-22 22:31
ZYNQ
verilog
fpga
Vivado
2019.01与Modelsim 10.07的联合仿真
Vivado
软件中也自带仿真工具仿真速度是真的慢，至少比Modelsim慢挺多的。而Modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。
缘来是你远去是我
·
2020-08-22 21:55
Vivado
【原创】闫若川FPGA轻松入门：开发环境搭建
vivado
对很多低端的芯片不
dba37162
·
2020-08-22 21:19
基于TcL脚本生成HLS工程
使用说明操作环境：Windows7/1064bit；Xilinx
Vivado
2017.4。
Tronlong_
·
2020-08-22 21:39
产品说明
【设计经验】5、Verilog对数据进行四舍五入（round）与饱和（saturation）截位
一、软件平台与硬件平台软件平台：操作系统：Windows8.164-bit开发套件：
Vivado
2015.4.2Matlab2016a仿真工具：
Vivado
自带仿真器二、引言在利用Verilog写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理
weixin_30497527
·
2020-08-22 20:53
VS Code关联
vivado
并安装Verilog插件
itemName=ericsonj.verilogformat关联
Vivado
关联使用：使用
李锐博恩
·
2020-08-22 11:01
#
工具专题
Xilinx中oserdes的原语及IP的使用
vivado
中oserdes的原语及IP的使用应用场景serdes原语的应用serdes原语的使用示例serdes原语的测试代码serdes原语的仿真结果select_io的使用select_io的测试代码测试结果总结应用场景在高速应用中
朽月
·
2020-08-22 11:13
FPGA
VIVADO
IDDR与ODDR原语的使用
IDDR与ODDR简单的应用项目简述IDDR与ODDR的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结项目简述在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单
朽月
·
2020-08-22 11:43
FPGA
Vivado
使用指南之：三、如何设置
VIVADO
压缩BIT文件
在调试
VIVADO
过程中，由于生成的BIT文件过大，而我使用的FLASH又是32MBIT的，出现了FLASH过小，无法烧录的情况。
yundanfengqing_nuc
·
2020-08-22 11:06
FPGA
vivado
生成mcs文件并下载到flash
一、
vivado
生成MCS文件，使用TCL命令如下：1、打开OpenHardwareManager2、Tools->AutoConnect3、TCL输入：write_cfgmem-formatMCS-size128
yundanfengqing_nuc
·
2020-08-22 11:06
FPGA
FPGA学习之
vivado
双口RAM IP核
vivado
的双口RAM的IP核是
B_AKING
·
2020-08-22 11:45
FPGA学习总结
zedboard第二课（BlockDesign,SDK，BOOT.BIN）
注意：
VIVADO
里面，很多命令只能通过右键进行访问，而不能从主菜单中进行访问。ExportHardware是必须的，不然无法把
Huskar_Liu
·
2020-08-22 11:08
vivado
【FPGA】xilinx IOBUF的用法
在
vivado
中，连接的管脚的信号一般都会自动添加OBUF或IBUF。但是对于inout类型的接口，不会主动添加IOBUF，因为in/out切换需要控制信号，需要用户自己分配好。
weixin_34019929
·
2020-08-22 11:29
使用
vivado
将bit文件转化为mcs文件
转载于:https://www.cnblogs.com/cpnanyuan/p/10335895.html
b10l07
·
2020-08-22 11:46
【FPGA】clocking wizard配置（PLL/MMC内核配置）
明天准备更
vivado
的iserdes内核，ISE可能不怎么更了，由于毕设要开始搞了，准备直接转
vivado
，其实都差不多。今天先把ISE的始终管理内核说一下吧。
Facalon_
·
2020-08-22 10:10
FPGA
FPGA时序约束
1、约束的目的介绍FPGA约束原理，理解约束的目的为设计服务，是为了保证设计满足时序要求，指导FPGA工具进行综合和实现，约束是
Vivado
等工具努力实现的目标。
kuangxin_0
·
2020-08-22 10:31
FPGA
vivado
bit 烧写到flash
原文地址：http://blog.sina.com.cn/s/blog_c08d37430102wmu3.html将代码烧录到到flash步骤1）点击bitstreamsetting，将bin_file勾上，点击OK。2）点击generatebitstream，生成bit文件和bin文件3）点击openhardwaremanager，连接板子。4）选中芯片，右键如下操作。5)选择开发板上的flas
dragon_cdut
·
2020-08-22 10:50
zynq
7000
SOC
IDELAYE2 & IDDR 原语 ISE 平台到
vivado
移植
1.IDDRIDDR#(.DDR_CLK_EDGE("OPPOSITE_EDGE"),//"OPPOSITE_EDGE","SAME_EDGE"//or"SAME_EDGE_PIPELINED".INIT_Q1(1'b0),//InitialvalueofQ1:1'b0or1'b1.INIT_Q2(1'b0),//InitialvalueofQ2:1'b0or1'b1.SRTYPE("SYNC")
碰碰跳跳
·
2020-08-22 10:30
xilinx
EDA
器件
关于xilinx 客户自己生成 IP 加密
Xilinx有直接的视频教程https://www.xilinx.com/video/hardware/using-ip-encryption-
vivado
-design-suite.html在UG1118
碰碰跳跳
·
2020-08-22 10:30
xilinx
EDA
器件
spi总线挂载多个设备的设备树描述
内核版本：linux4.6
Vivado
版本：201602工程中用到很多spi控制的从设备，首先对FPGA工程的正确性验证一下。
gouqu5156
·
2020-08-22 09:59
设备树
Linux系统
ｓｐｉ
多个从设备挂载
FPGA 原语 怎么找
altera的在quartus界面的help--help_topics--primitives里xilinx的在
vivado
界面的tools--language_templates--verilog--
gaoxcv
·
2020-08-22 09:25
fpga原理
Zedboard之Hello World（ISE14.6）
HelloWorld”2、PC端发送Hex，相应的LED亮起（这里有MIO和EMIO各4个）平台如下：Zedboard板子一枚、ISE14.6河蟹版软件一套据说Xilinx准备在8系列中，全面支持下一代开发工具
Vivado
edo_full
·
2020-08-22 09:18
Zynq
Zedboard
helloworld
ZedBoard板终于到了。。。。
附带了一个
Vivado
的安装盘，还给了个License哦！那个八卦形辟邪去耦电容，不可谓不霸气啊！
edo_full
·
2020-08-22 09:43
Zynq
去掉
vivado
自动添加的 bufg
我们可以在下面的bufg的把默认值12改为0.这里的bufg代表，
vivado
工具分析整个工程后，然后为某些地方添加一些bufg的总个数。
angelbosj
·
2020-08-22 09:05
xilinx
Xilinx 原语简介--（Xilinx FPGA开发实用教程）
原语查找：altera的在quartus界面的help--help_topics--primitives里xilinx的在
vivado
界面的tools--language_templates--verilog
工作使我快乐
·
2020-08-22 09:01
FPGA基础进阶
（27）XILINX FPGA bit文件转换成MCS文件（FPGA不积跬步101）
2BIT文件转换为MCS文件流程2.1使用软件1）ISE14.7（IMPCAT）2）
vivado
2018.32.2MCS转换流程（IMPCAT）1）转备好要转换的bit文件；
宁静致远dream
·
2020-08-22 09:12
FPGA小试牛刀
（28）XIlinx FPGA 原语简介（FPGA不积跬步101）
2原语介绍1）IBUFIBUF是输入缓存，一般
vivado
会自动给输入信号加上，不需要手动添加。2）IBUFDSIBUFDS是IBUF的差分形式，也就是说接收差分信号然后转为单端信号。
宁静致远dream
·
2020-08-22 09:12
FPGA小试牛刀
FPGA-使用ROM+DAC902输出任意波形
本系列为学习FPGA开发板的随笔~使用FPGA：xlinkartix-7xc7A35T开发环境：
vivado
2020.1FPGA+DAC输出任意波形的步骤如下：1.生成波形.coe文件2.把波形文件存入
hongliyu_lvliyu
·
2020-08-22 01:01
FPGA
FPGA-ZYNQ核心板之流水灯
本系列为学习FPGA开发板的随笔~使用FPGA：xlinkZYNQ7000AX7021开发环境：
vivado
2020.1Zynq7000SOC芯片采用ARM+FPGA技术，将ARMCortex-A9和FPGA
hongliyu_lvliyu
·
2020-08-22 01:01
FPGA
【
Vivado
】输入延迟约束（Constraining Input Delay）
前几篇博文提到了四种时序路径：基本的时序约束、分析的概念1)FPGA内部时序单元间的路径2)输入端口到FPGA内部时序单元的路径3)FPGA内部时序单元到输出端口的路径4)输入端口到输出端口的路径其中1.FPGA内部时序单元间的路径中，时序分析所需要的时间参数：Tclk-D1,Tclk-Q,Tdata_path_delay,Tclk_D2,Tsetup,Thold已能确定，只要属于FPGA内部的时
李锐博恩
·
2020-08-21 18:01
#
FPGA时序区
#
Vivado/ISE
区
MYIR-ZYNQ7000系列-zturn教程(23)：DMA回环测试
开发板环境：
vivado
2017.4，开发板型号xc7z020clg400-1，这个工程主要使用DMA进行回环测试先将DDR内写入数据，然后DMA通过MM2S将数据从DDR读出并写入到fifo中，再通过
虚无缥缈vs威武
·
2020-08-21 05:58
ZYNQ7000
vivado
2018.2 Synthesis报错但是没有错误信息-解决办法参考
身份：学生，FPGA初学者，属于半只脚碰到门槛的那种问题描述：最近有一个项目需要FPGA编写PID算法，其中主要是涉及到有符号寄存器组之间的加减乘运算。编写完之后进行Synthesis编译，报错，但是没有错误信息，连一些相关的warning都没有，头大，大到像地球仪那种。然后查看错误日志输出文件，也没有任何信息，只是说了一句“nostacktraceavailable,pleaseusehs_er
任福汉
·
2020-08-21 04:24
FPGA优化-max_fanout命令
vivado
自带很多命令帮助编译器更好的实现设计者的想法，用得好会变成开发利器。比如，max_fanout命令，本身是用来约束扇出，减少布线拥塞的常用命令。
alangaixiaoxiao
·
2020-08-21 03:06
FPGA-Verilog
Vivado
当中的ooc与global模式
OOC-脱离上下文ooc（outofcontext）是在
Vivado
当中非常常用的概念。
alangaixiaoxiao
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2020-08-21 03:35
Vivado
使用PetaLinux为ZYNQ SoC FPGA构建Linux系统和驱动
源码见:GitHubRepositoryNotice:
Vivado
和Petalinux版本均为2019.1，必须保持一致。更具体地说，不同
Vivado
版本生成的hdf文件是不同的，所以不可以混用
shuai132_
·
2020-08-20 01:26
FPGA之PCIE硬件分配规则
FPGA之PCIE硬件分配规则
Vivado
IP目录提供的UltraScaleDevicesGen3PCIe集成模块具有一定的布局限制，也就是说不是所有的Quad都可以任意组合成8X或16X的PCIE。
天下无敌小霸王
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2020-08-19 23:51
FPGA
PCIE
fpga
ZCU106 VCU自定义gst app
ZCU106VCUgst用户app前言环境依旧是：Petalinux19.1
vivado
19.1Gstream为VCU定义了类似于管道的东西，采集流水线，方便了用户开发，之前所有程序都是在底层控制软件跑的
Donce Jiang
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2020-08-19 23:38
zynq
VCU
vivado
入门教程
vivado
入门教程基本步骤例程实现第一次写博客，也是第一次使用
vivado
，自己也在学习之中，欢迎大家的评论啊！
Dream_It123
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2020-08-19 10:52
FPGA入门 Xilinx暑期学校学习Day2
2、FPGA开发流程利用
Vivado
进行FPGA开发设计的操作流程，比较固定，硬件描述语言设计，写激励仿真，进行引脚绑定，生成BIT流下到板子里调试，网上资料很多。
半__月
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2020-08-19 08:15
XDC中I/O引脚配置Tcl语句（不含时序约束）
在
Vivado
的XDC约束文件中，想要配置一个引脚，就须使用XDC专用的Tcl语句进行配置。XDC语句享有最高的配置优先度。
造化天运
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2020-08-18 18:22
FPGA时序约束
Xilinx
vivado
FIFO 与 Altera FIFO 一些注意事项（草稿）
FWFT：FirstWordFallThrough的缩写，好像是Xilinx的说法，Altera对应的概念是Show-aheadsynchronous(SASO)。即数据在rdreq有效之前就有效了，rdreq作为一个应答(ACK)。需要注意的是当rdreq连续时，容易多读一个数据，所以读时需要对几乎空进行判读，在FIFOBFM的代码读任务里有如下代码：if(fifo_rd_req==1'b1)b
wugz89
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2020-08-18 18:46
FPGA
XILINX
VIVADO
器件分配管脚：LVDS差分电平信号如何分配管脚？
引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html最近在把QuartusPrime15.1的工程移植到
Vivado
2019.1，需要改变的地方还是很多的
yundanfengqing_nuc
·
2020-08-18 10:16
vivado
多线程编译设置(一劳永逸方法)
vivado
多线程编译设置有两种方法：1.第一种是直接在
vivado
的TclConsole界面输入命令:set_paramgeneral.maxThreads8//设置为8线程，默认是2线程get_paramgeneral.maxThreads
yundanfengqing_nuc
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2020-08-18 10:16
FPGA
xilinx
vivado
的Combinatorial Loop Alert问题
[DRCLUTLP-1]CombinatorialLoopAlert:1LUTcellsformacombinatorialloop.Thiscancreatearacecondition.Timinganalysismaynotbeaccurate.Thepreferredresolutionistomodifythedesigntoremovecombinatoriallogicloops.I
yundanfengqing_nuc
·
2020-08-18 10:16
FPGA
【
vivado
】ILA调试报错 The debug hub core was not detected 以及 Data read from hw_ila [hw_ila_1] is corrupted
报错一：WARNING:[Labtools27-3361]Thedebughubcorewasnotdetected.Resolution:1.Makesuretheclockconnectedtothedebughub(dbg_hub)coreisafreerunningclockandisactive.2.MakesuretheBSCAN_SWITCH_USER_MASKdeviceprope
yundanfengqing_nuc
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2020-08-18 10:16
Vivado
Fir Ip核动态更改滤波器系数的两种方法
有时在设计过程中，可能需要不同的滤波效果，如果采样率一样的情况下，我们有两种方式进行切换系数。第一种就是真正意义上的动态切换，如下图：这种方式适合真正意义上的系数从新加载，但是配置相对复杂，但是省资源。第二种动态更改滤波器系数的方法：如果只是少数的几种参数切换，我们可以换种方式，就是通过不同的参数都加载在coe中，最好每种系数个数是一样的，例如我这选取了3种：**我这里设计了3个99阶的FIR滤波
长弓的坚持
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2020-08-18 10:38
FPGA开发
单板开发中常用的板级协议全解
背景准备面试,下面的所有的资料都是想帮助自己了解一些板级常用的传输协议常用板级协议UART我用
vivado
实现过uart协议,因此具体请参考:https://blog.csdn.net/weixin_42066185
没有水杯和雨伞的工科男
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2020-08-18 05:40
硬件开发
求职
4、
vivado
之uart串口数据发送与接收
文章目录实验目标实验原理串口协议状态机设定关于波特率，采用115200的波特率设计实验代码rx_uartuart_txuart_top实验结果仿真结果仿真代码上电测试总结实验目标常态下，fpga侧实现1s一次的的数据发送。在空闲的时候，fpga侧实现串口的数据的接收，然后再通过串口将数据返回给上位机实验原理串口协议状态机设定关于波特率，采用115200的波特率设计实验代码说明：以下的代码是我照着黑
没有水杯和雨伞的工科男
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2020-08-18 05:40
vivado
fpga
artix
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