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Linux
VIVADO
vivado
synth 8-439 module""not found
添加模块，之后进入TclConsole界面，按下面零上升箭头+空格+-force就完成添加了。
T_J_S
·
2020-09-13 04:36
vivado问题
([Synth 8-3352] multi-driven net min_1_OBUF[2] with 1st driver pin ‘＜端口名/（信号？）＞‘ )
FPGA,
VIVADO
新手，这也是自己摸索出来的，如果说的不对的地方，欢迎指出，如果是根本性的错误，我将修改删除等等。。。互相交流。
Csgj
·
2020-09-13 04:02
fpga
MPS、
Vivado
HLS数据测试对比
目标：测试struct不同情况的case，测试对比
vivado
的IR与我分解IR，再通过MPS跑数据对比，还有直接用
vivado
跑出的结果，三者比较。
春江花月夜晨
·
2020-09-12 13:16
llvm
Zynq-7000系列平台linux下操作MIO/EMIO GPIO方法
开发板：Zynq7030数据采集板开发环境：Xilinx
Vivado
+SDK-18.3交叉编译工具：arm-linux-gnueabihf-目的：通过Linux下GPIO驱动控制开发板上的LED灯linux
Linux_Coder1130
·
2020-09-11 19:12
zynq
zynq-7000
GPIO
Zynq TTC蜂鸣器驱动开发
Zynq7030平台开发ttcpwm驱动程序，以驱动蜂鸣器鸣叫硬件平台：Zynq7030软件平台：xilinxlinux2018.2版本（源码linux-xlnx-xilinx-v2018.2）开发工具：
vivado
Linux_Coder1130
·
2020-09-11 19:12
Linux驱动
zynq
嵌入式
zynq
linux驱动
TTC蜂鸣器
VSTAR教程（一）连接观测信号到VSTAR IP
一.
Vivado
需求：本软件需要在
Vivado
中执行逻辑综合，所以需要提前安装好
Vivado
。本教程中演示项目的电路尺寸较小，能够较快完成综合与实现。
虹科FPGA
·
2020-09-11 18:58
#
VSTAR
fpga
Vivado
与 Modelsim 联合仿真
1编译库用命令行用
vivado
工具
vivado
有很多IP核的接口已经与ISE的核不太一样了，比如fir，接口就是这样的：fir_lpfir_lp_ip(.aclk(sys_clk),.aresetn(!
God_s_apple
·
2020-09-11 14:09
FPGA
EDK
vivado
mcs文件的QSPI Flash固化
开发板的QSPIFlash连接到FPGA,用于fpga的比特流固化。若将fpga运行的比特流固化到QSPIFlash中。fpga每次上电将会自动加载QSPIFlash的比特流数据并运行。布局布线完成后打开bitstreamSettings，打开fpga配置属性，在布局布线完成后一定要打开openimplementeddesign选项，若不打开，会在配置设置属性中无法看到configureaddit
one_u_h
·
2020-09-11 03:57
xilinx
vivado工具或ip使用
Vivado
调用IP核详细操作步骤
今天给大侠带来
Vivado
调用IP核详细操作步骤，手把手教学，请往下看。话不多说，上货。
FPGA技术江湖
·
2020-09-10 16:23
FPGA学习系列
fpga
VIVADO调用IP核
详细操作步骤
Vivado
2017.2 安装教程（含多版本各类安装包）
今天给大侠带来FPGAXilinx
Vivado
2017.2安装教程，话不多说，上货。各类软件安装包获取方式
Vivado
2017.2版本安装包获取，可在公众号内部回复“
Vivado
2017.2安装包”。
FPGA技术江湖
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2020-09-10 16:52
FPGA学习系列
IP CORE 之 ROM 设计- ISE 操作工具
后续会陆续更新Xilinx的
Vivado
、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:19
FPGA零基础学习系列
初学者必备
fpga
ISE操作工具
ROM
一表透彻 二进制转BCD之大四加三算法
附代码）FPGA学习altera系列第二十三篇二进制转BCDFPGA学习altera系列第二十四篇BCD转二进制大四加三算法二进制（8’hFF）转换为BCD（12’h255）END后续会持续更新，带来
Vivado
FPGA技术江湖
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2020-09-10 16:19
FPGA学习系列
fpga
二进制转BCD
大四加三算法
IP CORE 之 PLL- ISE 操作工具
后续会陆续更新Xilinx的
Vivado
、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:19
FPGA零基础学习系列
初学者必备
IP CORE 之 RAM 设计- ISE 操作工具
后续会陆续更新Xilinx的
Vivado
、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:48
FPGA零基础学习系列
初学者必备
IP CORE 之 FIFO 设计- ISE 操作工具
后续会陆续更新Xilinx的
Vivado
、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-10 16:48
FPGA零基础学习系列
初学者必备
xilinx fpga 启动速度加快
加快xilinxfpga的启动速度的方式，只需要软件设置就可以了在
vivado
下软件设置如下1:单击如下图红框位置opensynthesizeddesign2：在tools菜单下单击editdeviceproperties
羽霍飞
·
2020-09-10 16:50
如何提高
vivado
的编译速度
vivado
默认是使用2个线程编译工程，也可以加到8个线程，不过你的计算机需要提供8线程功能，通常使用4个线程即可。
ls_故乡的原风景
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2020-09-10 14:49
FPGA
基于ZYNQ MPSOC XCZU3CG的百度Edgeboard FZU3 构建linux系统
在实际操作过程中遇到这样一个问题，我的
vivado
是2019.2，安装时我没有安装所有支持器件，这样会给后边构建系统带来问题，建议安装时把器件都选上。
硬码农二毛哥
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2020-09-10 13:00
FPGA
AI推理
vivado
sdk中的库默认参数修改
在调试项目的时候经常遇到在更新bit文件后，SDK的库报错，然后需要重新添加库，这个时候就有可能需要重新修改某个库参数，比如lwip2.0库的默认参数在：“Xilinx安装目录\SDK\2017.4\data\embeddedsw\ThirdParty\sw_services\lwip141_v2_0\data\lwip141.mld”文件中其它库参数修改类似
R@
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2020-09-10 11:20
ZYNQ
vivado
CLOCK_DEDICATED_ROUTE约束的使用
参考文档：ug472ug903set_propertyCLOCK_DEDICATED_ROUTEBACKBONE[get_netssys_clk]大致的意思是：输入的时钟驱动CMT时，如果在同一时钟区域没有MMCM/PLL，则需要设置CLOCK_DEDICATED_ROUTE=BACKBONE约束。比如单个时钟驱动多个CMT的情况。如果由普通的IO管脚驱动全局时钟资源，比如bufg或者mmcm，则
cigarliang1
·
2020-09-09 15:39
AXI接口的MIG测试【MIZ7035学习】
过程主要是自己根据原理图、文档在
Vivado
上直接新建工程来进行测试，米联客的资料作为辅助，需要时进行查看。这次先来测试MIG做出的DDR3控制器，看看效果怎么样。2.新
vacajk
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2020-08-25 17:25
Xilinx
FPGA
使用xilinx最新工具vitis2019.2，定制zc702开发板linux系统
目录需要的工具定制自己的zc702包
vivado
定制znyq7020板级描述petalinux定制linux发行版zc702启动自定制的linux系统小结和后续工作需要的工具2019年10月9日，xilinx
大飞品树莓
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2020-08-25 08:26
品鉴zynq系列SOC
ZYNQ
FPGA
vitis
vivado
Linux
在
vivado
中添加支持pynq-2开发板文件
因为版本或其他原因，新建工程时，在器件选型board栏没有pynq-2，故采用下述方法添加文件使
vivado
工具支持；1、我电脑安装路径:G:\Tool_software\
vivado
\
vivado
_2018
Davemissyou
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2020-08-25 06:49
嵌入式开发
questasim 下的仿真（
vivado
）
1.编译仿真库以
vivado
为例，Tools>CompileSimulationLibraries，出现对话框中选择simulator、路径，然后点compile开始编译，大概30分钟完成。
ygcltqq
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2020-08-24 18:16
FPGA
PCIE
VIVADO
调用MIG产生DDR3时实例化遇到的问题以及解决方法
1.[Place30-51]IDELAYCTRLelementshavebeenfoundtobeassociatedwithIODELAY_GROUP‘DDR3_IODELAY_MIG0’,butthedesigndoesnotcontainIODELAYelementsassociatedwiththisIODELAY_GROUP.问题解析：这个问题很简单，就是DDR3module的输入时钟与
石石为山
·
2020-08-24 18:01
FPGA
MIZ7035上的AXI接口的MIG测试
目的：运用axi协议从MIG接口调用DDRAXI接口的MIG测试【MIZ7035】目录新建
Vivado
工程AXI接口的MIGIPPSDDR配置BlockDesignSDK新建
Vivado
工程新建工程，点击
祥瑞Coding
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2020-08-24 17:47
FPGA
FPGA实践教程
卷积函数的FPGA实现（七）
vivado
系统集成与烧录
背景：已经输出IPcore为RTL，现在需要将相应的IPcore集成为系统并生成相应驱动。目的：集成IPcore为系统，并生成驱动。参考相关文档：IPcore调用DDRhttps://blog.csdn.net/weixin_36474809/article/details/84942607ARM调用DDRhttps://blog.csdn.net/weixin_36474809/article/
祥瑞Coding
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2020-08-24 17:44
FPGA
MTCNN
FPGA基础知识（九）SDK相关知识
背景：通过
vivado
软件可以用于搭建硬件系统，确定相应的PS的参数外设等等，要用SDK软件来实现在片上PS上，并且用片上PS运行程序。目的：掌握SDK软件中相关知识。
祥瑞Coding
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2020-08-24 17:41
FPGA
FPGA基础知识
FPGA基础知识（八）
vivado
设计流程中的知识
背景：设计流程中反复看到不同的文件类型及操作。目的：我们需要理解这些不同格式的文件都是什么作用，以及设计流程中每一步的意义。目录一、文件1.1TCL文件1.2XML文件1.3PS7_Init1.4BDfile二、Debug流程一、文件1.1TCL文件Tcl(最早称为“工具命令语言”"ToolCommandLanguage",但是目前已经不是这个含义，不过我们仍然称呼它为TCL)是一种脚本语言。由J
祥瑞Coding
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2020-08-24 17:41
FPGA
FPGA基础知识
尝试用IPcore调用DDR3及相关知识
一）用HLS生成IPcore实践教程（三）系统搭建与烧录实践教程（四）片上ARM运行程序实践教程（五）PS用MIG调用DDR目的：由易到难实现IPcore对DDR3的调用目录一、简单IPcore二、用
vivado
祥瑞Coding
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2020-08-24 17:41
FPGA
FPGA实践教程（四）片上ARM运行程序
背景：我们用
vivado
HLS对相关软件生成了相应的IPcore，并且对相应的IPcore进行系统集成，验证并生成了比特流，并且将其烧录到板子上。
祥瑞Coding
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2020-08-24 17:40
FPGA
FPGA实践教程
调通DMA系统集成中遇到的问题
先写出整个流程，一环一环来找问题所在：整个流程：1.用c语言cnn源码用HLS生成相应的IPcore2.在
vivado
中加入IPcore，生成系统3.生成比特流，放入SD卡，烧录入FPGA中4.服务器编译对单片机的
祥瑞Coding
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2020-08-24 17:40
FPGA
FPGA基础知识（十）DMA与AXI4总线
相关的硬件知识与基本结构FPGA基础知识（四）UG902RTL仿真与输出FPGA基础知识（六）UG586MermoyInterfaceSolutions内存接口的生成与使用FPGA基础知识（七）片上单片机
vivado
HLS
祥瑞Coding
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2020-08-24 17:40
FPGA
FPGA基础知识
FPGA基础知识（一）UG998中FPGA相关的硬件知识与基本结构
Xilinx原版教程文档参见XilinxDocumentationnavigator中对应UG998：IntroductiontoFPGADesignwith
Vivado
High-LevelSynthesis0
祥瑞Coding
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2020-08-24 17:40
FPGA
FPGA基础知识
FPGA基础知识（五）系统集成知识
本文档重点探讨
vivado
软件的使用和系统集成的相关知识。
祥瑞Coding
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2020-08-24 17:40
FPGA
FPGA基础知识
FPGA
vivado
系统集成操作
本文档重点探讨
vivado
软件的使用。
祥瑞Coding
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2020-08-24 17:40
FPGA
vivado
约束向导
set_input_delay-clockvirtual_clock1.0[get_portsdin[15]]-minset_input_delay-clockvirtual_clock3.0[get_portsdin[15]]-maxset_output_delay-clockvirtual_clock2.0[get_portscombOut]-minset_output_delay-clock
时光-易逝
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2020-08-24 16:51
Vivado
FPGA
modelsim平台下万兆phy仿真
软件版本modelsim:10.1a
vivado
:2016.4win10系统仿真步骤用
vivado
生成ipcore具体过程跳过，我这里选择的是10GEthernetPCS/PMA,保持默认配置。
zzyaoguai
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2020-08-24 16:02
FPGA
仿真
ZYBO学习笔记（一）- PL端实现流水灯
本篇文章使用的
Vivado
版本是2015.4硬件说明1.板载LED2.PL输入时钟外部晶振经过PHY之后输出125MHZ时钟到PL
Vivado
工程建立这里只说明需要设置的地方，没说明则保持默认值0.
Vivado
Kyseng
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2020-08-24 15:47
fpga
verilog
基于FPGA的电机控制设计（PWM）
本程序可以在
vivado
或者quartusII下使用。本代码有verilog和vhdl两个版本。同时在modelsim和
vivado
自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。
QQ_778132974
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2020-08-24 13:42
设计专栏分享
ddr3调试经验分享（一）——modelsim实现对
vivado
中的MIG ddr3的仿真
Vivado
中的MIG已经集成了modelsim仿真环境，是不是所有IP都有这个福利呢，不知道哦，没空去验证。第一步：使用
vivado
中的MIGIP生成一堆东西，这个过程自己百度。
weixin_34284188
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2020-08-24 12:49
【Xilinx】基于DMA的adc读取
硬件环境：ZYNQ7000软件环境：petalinux2018.2xilinx_
vivado
_sdk2018.2学习例程：1、DMA初始化1）定义变量//定义ioctrl的命令#defineAXI_ADC_IOCTL_BASE'W
Amrzs_hp
·
2020-08-24 06:10
基于Basys 3的四位加法运算器
基于Basys3的四位加法运算器实验内容：用basys3开发板实现四位加法运算，并且在basys3上演示实验平台：硬件平台：Basys3软件平台：
Vivado
一.创建工程工程名为add4，选择保存文件夹点击
Ding_ding_fly
·
2020-08-23 15:27
FPGA
Verilog笔记
github传送门（练习写的代码，约束文件，仿真文件)文章目录
Vivado
基本流程关于封装IP核和使用BlockDesignVerilogmodule/模块always块组合逻辑时序Generate块（
zhouzejun1
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2020-08-23 08:49
Verilog
Verilog有符号数与无符号数的数值运算
仿真工具：
Vivado
2015.2一、无符号数1.高位溢出赋给一个位宽不够的数wire[3:0]a=4'b1111;//15wire[3:0]b=4'b0010;//2wire[3:0]c;assignc
ChuanjieZhu
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2020-08-23 07:42
数字设计
如何强制修改
vivado
工程打开版本
1、打开注册表，找到hkey_classes_root2、找到.xpr,其中有一个3、在注册表中找到图片中的值修改下面图片中的值
Taurus_ZSZ
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2020-08-23 06:37
笔记
vivado
dds IP核笔记
vivado
ddsIP核笔记DDSIP核在
vivado
提供的GUI界面中，可以选择三种配置：PhaseGeneratorandSIN/COSLUT(DDS)SIN/COSLUTonly,PhaseGenerator
Taurus_ZSZ
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2020-08-23 06:37
FPGA
【 FPGA 】数字系统设计方法的演变
前几天无意中打开了
Vivado
HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变
李锐博恩
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2020-08-23 05:51
Verilog/FPGA
实用总结区
Veirlog 学习记录(1) ，十(多)进制可加计数器的实现
我用的软件是
vivado
2015.4代码如下：moduleM10_counter(inputEN,//使能端inputCP,//时钟inputRd,//清零outputregCout,//进位outputreg
尤利乌斯.X
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2020-08-22 23:51
FPGA
ZYNQ基础----通过AXI4接口从内存中读出数据
创建AXI4IP 在
Vivado
软件中自定义一个AXI4接口的IP。 设置接口模式为主机模式，接口类型为AXI4类型，这里接口类型还有AXI_LI
black_pigeon
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2020-08-22 22:31
ZYNQ
verilog
fpga
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