VIVADO

FPGA设计进阶3--FPGA物理约束

Reference:XilinxFPGA权威设计指南XilinxVivado集成开发环境为设计者提供了通过设置FPGA内对象的属性实现对FPGA内对象进行约束的物理约束。
被选召的孩子·2022-03-23 08:14

C5—Qt生成特定应用的COE文件 2021-11-18

Qt生成COE文件背景：在vivado中某些IP核的配置中，需要使用COE（Coefficient）文件来传递参数，例如MATLAB自动生成FIR滤波器所需的滤波系数文件以及RAM中的初始化数据文件等。
晓晓暮雨潇潇·2022-03-01 07:07

从零开始的ZYNQ学习（基于矿卡EBAZ4205）（一）

4.3LED4.4按键4.5PS端时钟源4.6PL端时钟源（1）与IP101GA共享时钟源（2）使用有源晶振（3）MRCC和SRCC5.裸机的HelloWorld（调试&固化）5.1启动镜像和开发工具说明5.2Vivado
燕卫博·2022-02-21 10:35

从零开始的ZYNQ学习（基于矿卡EBAZ4205）（二）

6.1Petalinux介绍6.2在Ubuntu中安装Petalinux（1）安装包下载（2）参考手册下载（3）虚拟机环境搭建（4）安装依赖包（5）安装Petalinux（6）安装验证6.3网口、TF卡的适配和Vivado
燕卫博·2022-02-21 10:04

给25岁定个基调（2019年1月1日至2019年12月31日）

精通verilog和vivado。提前规划下一周的工作，每周一部电影加影评，每周写一封
hanbaye·2022-02-17 13:11

vivado中SRIO IP核的使用

vivado中SRIOIP核的使用姓名：孙健强学号：19021210841本文转载于：https://blog.csdn.net/weixin_44712637/article/details/89735793
孙健强·2022-02-15 16:56

EBAZ4205 ZYNQ 7Z010 u-boot & Linux 生成方法记录

使用vivado/XilinxSDK生成.bit和fsbl.elf上一篇文章生成的.bit和fsbl.elf并没有使用到所有的硬件。
kuree·2022-02-15 10:56

vivado中BUFG和BUFGCE使用

来源：https://blog.csdn.net/lv0817/article/details/702145951.BUFG,IBUFG的说明`大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求.为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟.FPGA全局时钟资源一般使用全
喜欢萝莉的逗逼青年·2022-02-14 13:55

【FPGA基础】基于PWM脉宽调制的呼吸灯设计（Vivado）

基于PWM脉宽调制的呼吸灯设计（Vivado）1.开发环境2.预备知识3.思路介绍4.verliog代码5.仿真1.开发环境软件：Vivado2019.1硬件：Zynq7010仿真：VivadoSimulator2
Greif_Hairline·2022-02-04 16:54

基于FPGA的LSTM加速器设计（MNIST数据集为例）

摘要本文以MNIST手写数字识别任务为例，使用FPGA搭建了一个LSTM网络加速器，并选取MNIST数据集中的10张图片，通过vivado软件进行仿真验证。
皮皮宽·2022-02-04 15:49

vivado中fft IP核的使用

姓名：刘保阔学号：19021210887【嵌牛导读】FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音频编码、频谱分析、雷达信号脉冲压缩等数字信号处理领域。FFT的鲜明特征之一是计算离散傅里叶变换（DFT）的高效算法，把计算N点DFT的乘法运算量从N2次降低到N/2*log2N次。而采用FPGA实现FFT的缘由在于：FPGA具
RossFreeman·2022-02-03 12:01

快速上手Xilinx DDR3 IP核（2）----MIG IP核的官网例程与读写测试模块（Native接口）

MIGIP过程）：快速上手XilinxDDR3IP核（1）----MIGIP核的介绍及配置（Native接口）1、官方例程（exampledesign）在我心中，Xilinx是一家完美的公司（自动忽略vivado
孤独的单刀·2021-12-06 21:44

基于FPGA的一维卷积神经网络CNN的实现（二）资源分配

资源分配环境：Vivado2019.2。Part：xcku040-ffva1156-2-i，内嵌DSP个数1920个，BRAM600个也就是21.1Mb。
Crazzy_M·2021-11-30 10:29

基于xilinx vivado的XADC IP设置使用详解

基于xilinxvivado的XADCIP设置使用详解目录1XADC概述2引用3XADC端口4XADCIP设置5IP的例程代码的使用6Chanel输出值的含义即寄存器输出含义7采集外部信号时需要的注意事项
风中月隐·2021-11-24 14:59

01、DDR3的IP核生成时的流程和时钟区分

发布时间：2021/11/24发布编号：2021-01一、硬件平台win10+vivado2020.2芯片：xc7z100ffg900-2二、具体流程生成IP的流程如下：1、选择例化IP的数量；2、同类型引脚封装的
科神的FPGA学习工坊·2021-11-24 13:09

基于FPGA的一维卷积神经网络CNN的实现（一）框架

理论建立与效果展示环境：Vivado2019.2。Part：xcku040-ffva1156-2-i，内嵌DSP个数1920个，BRAM600个也就是21.1Mb。
Crazzy_M·2021-11-23 16:48

快速入门AXI4总线（2）----XILINX AXI4-Stream接口IP源码仿真分析

1、带AXIS接口的自定义IPVivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP，一个MASTER，一个SLAVE。
孤独的单刀·2021-11-22 20:40

Xilinx官方AXI4_LITE_slave源码解析，little white的自我认知

获取方式如下：总线包括Master和Slave两种模式，这里选择Slave模式这里选择VerifyPeripheralIPusingAXI4VIP可以对AXI4-Lite快速验证单击Finish后展开VIVADO
健康奶·2021-11-10 13:56

vivado如何加入已有/曾被删除的ip

通常来说，想要加入vivado的ip，可以通过打开IPCatalog，通过搜索的方式找到需要加入的ip，再进行自定义配置即可。
王后驾到·2021-11-09 10:34

手把手教你打包一个自己的Vivado IP核

源码在这：串口（UART）的FPGA实现Vivado版本：Vivado2019.2开发板：xc7a35tfgg484-2打
孤独的单刀·2021-11-08 23:20

【FPGA】老鸟的姿势学起来，用脚本进行modelsim仿真

目录一、前言二、上干货，按步骤来三、分步骤详解3.1vivado与modelsim进行绑定3.2准备好你的设计文件与仿真文件3.3modelsim创建工程，路径sim3.5创建do文件3.6运行do文件
FPGA大叔·2021-10-16 22:41

基于Zynq-7000系列XC7Z010/XC7Z020的PS端裸机与FreeRTOS案例开发手册（工程编译、程序加载与固化法）

前言本文主要介绍PS端(ARMCPU0)的裸机与FreeRTOS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxSDK2017.4。
Tronlong创龙·2021-10-12 11:31

基于Vivado MIG IP核的DDR3控制器(DDR3_CONTROL)

一、前言由于DDR3的控制时序相当复杂，为了方便用户开发DDR3的读写应用程序，Xilinx官方就提供了一个MIG（MemoryInterfaceGenerator）IP核，它可以为用户生成一个DDR3控制器。该控制器结构如下：它提供了用户接口（左侧），内部会将用户接口接收到的时序转换成DDR3所需的真正时序，并通过物理端（右侧）的接口连接到DDR3。由于用户接口的时序比较简单，因此该控制器就隐藏
耐心的小黑·2021-09-20 16:45

Vivado 2018.3入门教程（一）：创建工程+新建源文件

使用软件的一般流程1新建文件依次点击CreateProject、Next2选择文件名称和路径，点击NEXT3.本次教程是勾选了“暂时不定义源文件”这个框3选择芯片型号方法一：（搜索框）直接输入xc7z020clg400-2（我的是正点原子ZYNQ7200,对应）方法二：（筛选框）进行芯片型号筛选5.再依次点击next、finish，创建工程就OK了4添加或者新建源文件添加或者新建一个设计源文件点击
班花i·2021-08-28 20:30

【vivado UG学习】UG470：7 Series FPGAs Configuration学习笔记

目录1配置概述1.3设计考虑2配置接口2.1配置引脚2.2串行配置方式3边界扫描和JTAG配置配置详细信息5.1配置数据文件的格式5.3配置序列Spartan-7:密度最低，成本最低。Artix-7：性能-功耗，带宽-功耗比值最好，成本敏感，大容量的设计。Kintex-7：性价比最高。Virtex-7:系统性能最高。1配置概述7系列fpga可以：自己从非易失性存储介质中加载比特流。用外部控制源，如
w0shishabi·2021-08-27 23:16

【vivado使用】第2篇：超实用的vivado使用教程

文章专栏：《黑猫的FPGA知识合集》1.2主要内容本文约5500字，大概讲述关于vivado的安装使用技巧及各个文件步骤含义，主要有：1、如何安装vivado2、vivado如何创建工程3、用通俗易懂的话解释了什么是管脚约束及综合
黑猫奥利奥·2021-07-11 10:06

Vivado生成edf网表

步骤：1.将对应模块设置为top；2.综合策略中flatten_hierarchy设置为full，打平层次；3.综合策略中MoreOptions设置为-modeout_of_context，防止插入I/OBuffer;4.进行综合，进入综合后界面；5.在tclConsole命令行输入write_verilog-modesynth_stubyour_path/module_name.v6.如果不包含
孤狼默戮·2021-06-26 09:58

Vivado ISE IP License永久使用所有版本

XILINXVivadoISEIP永久License技术交流请联系Q：3339377509，V：SDS_TechLDPC，CPRI，Turbo，Polar，JESD204B/C，HDMI1.4/2.0，
Loong_6246·2021-06-22 05:30

6.6 阴 周报 装备支棱起来 计划 往事不胜思。一钩残照，半帘飞絮，总是恼人时。

梦到，vivado，约束，，脚本语言，，，这些东西。。唉。八点不到，就醒了。平时，这个时候，能睡到十点多。春岸桃花水，云帆枫树林。寻常风月，等闲谈笑，称意即相宜。十年青鸟音尘断，往事不胜思。
渡水葫芦喵·2021-06-07 23:31

pynq培训day2

了解Overlay设计方法了解HLS开发工具使用HLS以及Vivado工具自定义Overlay重构BaseOverlay1.了解Overlay设计方法PS和PL的连接其中有3种是AXI的接口（GP、HP
cyzbz·2021-06-07 21:55

使用AD9361完成MSK，GMSK信号的发射

AD9361_TX_MSK源码地址：AD9361_TX_1MHz_Baseband_800Hz_IF源码地址：AD9361_TX_GMSK配置ad9361为发射模式，完成MSK/GMSK信号的调制.验证平台软件Vivado2017.01AD9361R2EvaluationSoftware
安公子_·2021-06-06 19:20

HLS FFT的使用

代码改编自vivadohls自带的fft教程fft_top.h//67d7842dbbe25473c3c32b93c0da8047785f30d78e8a024de1b57352245f9689/***
qq_40268672·2021-06-02 22:54

ZYNQ PS + PL异构多核案例开发手册之1axi_gpio_led_demo案例

本文主要介绍ZYNQPS+PL异构多核案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxSDK2017.4。
Tronlong创龙·2021-05-28 14:56

ZYNQ-定时器中断使用

开发环境vivado18.3&SDK，PYNQ-Z2开发板。定时器简介介绍ZYNQ有两个Cortex-A9处理器，每个Cortex-A9处理器都有自己的专用32位计时器和32位看门狗计时器。
Vuko-wxh·2021-05-22 19:53

Vivado 2019.1 使用教程

Verilog零基础入门Vivado下的仿真入门端口模块和端口抽象成输入、处理、输出的模型。
繁星伴晚安·2021-05-22 16:19

使用vivado通过SPI配置flash完成自启动

生成mcs文件Tools->GenerateMemoryConffigurationFile生成.mcs文件设置mcs文件生成参数Format:设置生成数据的格式，这里选择mcs格式MemoryPart:选定flash类型，本文设置的flash类型为KC507上的MT25QL128ABA8ESF-0SIT（查看相应的UserGuide即可得到）。Filename:.mcs文件名Interface:
安公子_·2021-05-02 11:42

FPGA实现正弦波加和及滤波（Vivado实现，内含IP核调用）

题目要求老师给了我一道题，让我用Verilog编写出来：通过100M时钟产生3M、5M和20M正弦波，并将产生的三个不同频率的正弦波加在一起，然后从这个和信号中将20M正弦波提取出来。我的思路首先通过DDS分别产生3M、5M、20M正弦波，通过加法器将这三个正弦波加在一起，再通过设计FIR数字滤波器将20M正弦波从和信号中滤出来。整个过程思路还是很清楚的。DDS原理及代码关于DDS原理介绍的文章很
篝火嘶鸣·2021-04-27 22:14

linux下vivado2016.4的安装与启动

按照官网教程解压后用~$sudo./xsetup命令总是显示~$Commandnotfound几近抓狂。查阅网上各种资料。1.查看xsetup文件权限~$ls-la显示是可执行文件2.用file可以查看文件类型filexsetup3.用vim打开文件~$vimxsetup发现首行为#!/bin/bash该文件为bash文件，应该用bash来编译。不可以用shell来编译。shxsetup则会出现“
trista_lee·2021-04-24 04:25

vivado ZYNQ 打包IP核, 模拟单片机IO口

前言:在使用单片机的适合,Io口有寄存器,然后我们使用KEIL来编程,直接操作寄存器就可以实现操作IO的效果在FPGA中,也可以这样做,SDK中直接操作地址,就可以实现操作IO口的效果,相当于自己设计IO的寄存器1FPGAIP设置1生成IP新建user_gpio.v代码如下,目的是为了把AXI总线和FPGA外部引脚联系起来moduleuser_gpio(inputwiregpio_input,ou
紫枫洛天·2021-04-23 16:25

基于米联客MA703FA开发板的MicroBlaze LWIP千兆以太网例程

2.5GEthernetSubsystem（=TriModeEthernetMAC+AXIEthernetBuffer）以太网IP核驱动RTL8211FD千兆网口，并使用lwip2.1.2协议栈建立http服务器，支持IPv6XilinxVivado2020.1
巨大八爪鱼·2021-04-18 21:36

如何魔改Xilinx Vivado 的MIG IP核

出于科研需求，需要修改DDR4控制器的物理层（PHYLayer）。DDR4控制器代码虽然好找，但是不一定能适配手上的ZCU104；从头开始写一个DDR4控制器工程量太大了，于是决定魔改一下Xilinx官方的MIGIP（v2.2forUltrascale+）核。首先，官方的MIG并没有被lock，是可以看见源码的，也不构成侵权行为，官方论坛甚至也给出了一个修改的方法（https://forums.x
队长的脑残粉·2021-04-15 09:40

ubuntu 安装 vivado xsdk

sudoaptinstalllibtinfo5按照xilinx相关的教程,先按照ubuntu16lts,然后安装vivadoxsdk,但是我喜欢用新版本,所以在ubuntu20lts环境进行安装vivado
·2021-04-07 10:36

ubuntu 安装 vivado xsdk

sudoaptinstalllibtinfo5按照xilinx相关的教程,先按照ubuntu16lts,然后安装vivadoxsdk,但是我喜欢用新版本,所以在ubuntu20lts环境进行安装vivado
·2021-04-01 12:06

Vivado使用经验记录

1.report_clocks在tclconsole中输入“report_clocks”，可以列出所有的时钟，在约束中get_clocks时可以方便的引用。2.reset_project可以重置整个工程。3.rgmii接口约束set_input_delay-clock[get_clocksinst_udp_net_interface/inst_tri_mode_ethernet_mac_0/ins
星目·2021-03-28 12:47

modelsim仿真vivado ip核方法

cigarliang1/15988588其他类似参考：https://blog.csdn.net/weixin_43265132/article/details/104436412生成仿真库首先，使用vivado
cigarliang1·2021-03-20 17:28

xilinx oddr idelay用法简单介绍

刚入门时可能对xilinx的原语不太熟练，在vivado的tools->languagetemplates中搜索iddridelay等关键词，可以看到A7等器件下原语模板。
yundanfengqing_nuc·2021-03-10 13:44

vivado xilinx IOB = true的使用

xilinxFPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/outputblock，完成不同电气特性下对输入输出信号的的驱动和匹配要求。IOB的作用就是完成信号的采集和输出，引脚可以配置支持不同电气特性，上拉下拉或三态，差分或单端。有ologic，ilogic，idelay，odelay，iserdes，oserdes功能。如下图所示。为了保证FPG
yundanfengqing_nuc·2021-03-10 11:31

【原创】流水线处理对比实例

一、引言本文以8输入与门为例，展示在Vivado下对纯8输入与门的组合逻辑链和两级流水线处理后的8输入与门的静态时序分析(STA)报告，来直观地体现流水线技术在数字设计中的重要性。
锤王马加爵·2021-03-07 01:26

vivado学习——创建文件

打开上篇文章中创建的工程，创建文件点击Source中的“+”，AddSources点击Next，AddorCreateDesignSources点击CreateFile，CreateSourceFile在Filetype中选择Verilog，Filename中填写文件名称，点击OK，AddorCreateDesignSources点击Fininsh，DefineModuleI/OPort的配置随后
学vivado的小鱼·2021-02-16 17:02

vivado学习——创建工程

本例中，所用开发板的FPGA为XC7K325TFFG900-2，使用语言为Verilog，使用的vivado版本为vivado2019.2，输入时钟50MHz。
学vivado的小鱼·2021-02-16 17:58
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