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VIVADO
【懒人专用】Python实现Modelsim独立仿真
Vivado
工程的自动化脚本
引言有两种方法可以使用Modelsim对
Vivado
工程进行仿真，即级联仿真和独立仿真。
锤王马加爵
·
2021-02-10 20:32
自动化仿真
python
fpga/cpld
verilog
脚本语言
如何在
vivado
中打包自己的IP核并调用
编写好源代码并做必要的仿真为了打包自己的IP核，先新建一个工程，添加.v文件编写verilog代码。如下图所示写好源代码之后可先仿真验证波形是否达到预期。在SimulationSources中添加自己的仿真文件，这里命名为test运行后得到波形图如下将功能完整的源码打包封装成IP核接下来将源代码实现的模块打包成IP核到此，创建的IP核只是一个没有具体逻辑的，基于AXIIP核模板创建的核，我们还需要
缺啥了就自己new出来
·
2021-01-26 16:56
fpga
嵌入式
QuestaSim与
Vivado
有关仿真库深入理解
使用
Vivado
自带的simulator时，不需要编译仿真库，仿真库本身就存在，它在这里，如下图，但当使用第三方simulator时就必要要为该simulator编译专门的仿真库。
君子爱财好色
·
2021-01-22 01:52
仿真
FPGA
基于图片分割的Canny边缘检测算法优化方案（可重构计算大作业）
源代码下载地址摘要对于Canny边缘检测算法，本文利用了
Vivado
HLS对其中耗时较多的循环进行了优化，并且运用了图片分割的思想，将源图片分割成4/8份同时并行运算，以达到利用更多资源换取耗时更短的优化效果
翁诗浩
·
2021-01-21 22:29
可重构计算
canny算法
Canny
Edge
Vivado
Vivado
HLS优化
Ubuntu18.04下安装
Vivado
2019.1
Ubuntu18.04下安装
Vivado
2019.1目录Ubuntu18.04下安装
Vivado
2019.1一、下载安装包二、执行.bin文件开始安装三、命令配置记录下Ubuntu18.04下安装
Vivado
雪天鱼，，
·
2021-01-03 09:23
笔记
Matlab与FPGA数字信号处理系列——DDS信号发生器——
Vivado
利用 ROM 存储波形实现DDS（1）
相关文章1.Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartusii原理图法利用ROM存储波形实现DDS（1）2.FPGA仿真必备（1）——Matlab生成.mif文件——JPG图片转.mif文件——Matlab生成.txt文件3.MATLAB与FPGA数字信号处理（数字滤波器设计）、无线通信、图像处理、信道编码系列1.系统参数及框图ROM存储一个正弦波完整波形，存256个
DengFengLai123
·
2021-01-02 17:33
笔试面试
FPGA
DDS信号发生器
fpga
matlab
verilog
数字信号处理
数字通信
vivado
添加仿真源文件
2.01
vivado
添加仿真源文件2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，
vivado
添加仿真源文件；第五，结束语；2.1.2本节引言给FPGA一个支点，它可以撬动整个数字逻辑
宁静致远future
·
2021-01-01 00:22
FPGA持之以恒
vivado
添加设计源文件
2.01
vivado
添加设计源文件2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，
vivado
添加设计源文件；第五，结束语；2.1.2本节引言给FPGA一个支点，它可以撬动整个数字逻辑
宁静致远future
·
2021-01-01 00:58
FPGA锲而不舍
FPGA仿真时间相关内容（
vivado
）
首先要明确时间单位为s、ms、us、ns、ps、fs，之间转换都是10^3，1ns=1000psFPGA仿真时间标度如下`timescale时间单位A/时间精度B时间单位用来定义模块中仿真时间和延迟时间的基准单位；时间精度用来声明该模块的仿真时间的精确程度，前者大于或者等于后者（A>=B）例子1-理解时间单位A如果我们定义时间标度是`timescale100ps/1ps，如果我们想产生一个周期为2
cyzbz
·
2020-11-18 18:42
FPGA
FPGA下载器和JTAG接口转换
FPGA下载器FPGA的下载器有两类，分别是USB-Blaster和PlatformUSBCable，前者是Altera公司搭配quartus2使用，后者是Xilinx搭配
vivado
使用；同时要下载对应的驱动程序
cyzbz
·
2020-11-16 11:56
FPGA
fpga
vivado
中封装文件几种类型
为保护版权，或者便于公司模块化管理，需要将部分源程序封装成模块。常用的封装有三种，分别是封装成网标文件.dcp、封装成.edif文件、封装成IP。网标文件如下图所示，文件后缀是.dcp封装步骤：1、将要封装的文件设为顶层；2、在设置中将综合的属性MoreOption设置成-modeout_of_context；3、将xdc文件disable，因为dcp文件中会带有当前工程的约束信息，如果没有Dis
树桥上多情的kevin
·
2020-11-03 10:51
FPGA
vivado生成网标
vivado生成.dcp文件
.dcp文件生成方式
FPGA Xilinx 7系列高速收发器GTX通信
环境：
Vivado
2018.2。
Crazzy_M
·
2020-10-30 16:00
FPGA
FPGA
基于xilinx
vivado
的XDMA IP的使用详解
XDMAip使用目录1概述2参考文档3XDMA简述4XDMA的IP配置4.1IP设置第1页速率与接口选择4.2IP设置第2页PCIEID4.3IP设置第3页PCIEBARS4.4IP设置第4页中断设置**4.5****中断时序****4.6****IP****设置第5页PCIEDMA**5主机中的BAR空间与XDMA的接口对应关系6ExampleDesign7设计实例1概述本文是关于XDMAip的
风中月隐
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2020-10-30 10:26
FPGA
XDMA
PCIE
VIVADO
IP
fpga/cpld
IP例程
vivado
中ibert使用教程
概述
Vivado
中提供了1种IBERT工具用于对XilinxFPGA芯片的高速串行收发器进行板级硬件测试。
树桥上多情的kevin
·
2020-10-29 12:08
FPGA
iber使用教程
iber核介绍
iber使用方式
ibert眼图介绍
基于xilinx
vivado
的GTX/GTP ip核设置与例程代码使用详解
本文目录1概述2参考文档3GTX的IP设置3.1本例程使用环境3.2GTXIP界面的设置情况3.2.1GTXIP设置第1页3.2.2GTXIP设置第2页3.2.3GTXIP设置第3页3.2.4GTXIP设置第4页3.2.5GTXIP设置第5页3.2.6GTXIP设置第6页3.2.7GTXIP设置第7页4GTXIP例程代码情况4.1gtwizard_0_exdes模块4.2gtwizard_0_su
风中月隐
·
2020-10-28 14:48
FPGA
FPGA
Xilinx
GTX
IP
高速接口
IP例程
vivado
Vivado
初次使用教程
一、添加管脚约束
Vivado
使用的约束文件格式为xsc文件，主要是完成管脚的约束，以及组的约束。
Roseky
·
2020-10-13 16:52
提供错误提示跳转功能
转载notepad++调用
VIVADO
语法检测工具进行verilog语法检测https://blog.csdn.net/qq_38151438/article/details/106587974致谢xalwayswill
纽霍
·
2020-10-03 10:29
FPGA之千兆网调试（一）_RGMII
vivado
中带有SGMII的IP核，RGMII的接口需要自己写一个GMII和RGMII的转换器（zynq系列带有GMII转RGMII的IP核）。
树桥上多情的kevin
·
2020-09-21 23:50
以太网
VSTAR教程（二）系统运行后监控事件运行并查看观测信号波形
上一讲配置好VSTARIP到工程的软连接以后，就可以在
vivado
重新生成插入VSTARIP后的bit流文件下载到FPGA开发板上，从而进一步监控和观测。
虹科FPGA
·
2020-09-18 17:46
#
VSTAR
fpga
debug
bash，等待上一流程程序生成某文件后，再执行下一个流程的程序
rm-rf/goke/DE/xxx.signecho"RUN
vivado
COMMAND"cd/goke/DE/
vivado
_run.
亓磊
·
2020-09-17 13:12
linux
Xilinx SDK 编译包含有sin, cos, or tan 等数学函数时如何成功编译
问题描述：在
Vivado
SDK中，使用了math函数库中的三角函数，如下所示。虽然在头部包含了“math.h”头文件，编译时SDK工具仍然提示找不到sin函数。
微信公众号：FPGA开源工作室
·
2020-09-17 04:15
FPGA
IP核解锁方法，IP核去掉红色锁方法
发生IP核锁定，一般是
Vivado
版本不同导致的，下面介绍两种方法：一、常用的方法1.生成IP核的状态报告Tools->Report->ReportIPStatus2.点击UpgradeSelected3
树桥上多情的kevin
·
2020-09-17 04:43
FPGA
vivado
定制IP核，出现找不到user logic解决方法
addsource添加了userlogic.v之后，将自己的userlogic（用户自己定义的文件名）.v文件放到自己建的IP文件夹user_ip\ip_repo\led_ip_1_1.0\hdl中，然后删除工程里的坏IP核重新添加，综合转载于:https://www.cnblogs.com/han-l/p/6692609.html
afzxivd032058
·
2020-09-17 04:33
vivado
更新IP核遇见upgrade selected是灰色的解决方案
更新IP核的常规方法是Tools->Rceport->ReportIPStatus，然后点击UpgradeSelected当遇到按钮是灰色的时候，就在在Tclconsole中执行如下一条命令即可：upgrade_ip[get_ips]就OK！！！
爷是加菲
·
2020-09-17 04:37
vivado
Vivado
IP核锁定的解除方法
发生IP核锁定，一般是
Vivado
版本不同导致的，下面介绍几种方法：1常用的方法1).生成IP核的状态报告Report->ReportIPStatus2）.点击UpgradeSelected3）.更新完成后
微信公众号：FPGA开源工作室
·
2020-09-17 04:10
zookeeper
推荐系统
eclipse
css
https
vivado
更换版本导致的IP更新解决办法
如果copy得来的工程，经常会出现
vivado
版本不一致的情况，发生IP核锁定，下面介绍两种方法：一、常用的方法1.生成IP核的状态报告Tools->Report->ReportIPStatus2.点击
zyf0806
·
2020-09-17 04:58
fpga
Vivado
软件安装 双击安装程序xsetup.exe没有反应
安装路径文件:安装路径名称只能够包含字母、数字、下划线。安装包路径最好在C/D/E盘的根文件下，不要嵌套太多。
Y_Hanxiao
·
2020-09-17 03:27
ZYNQ
关于
Vivado
Simulator-ERROR: Cannot find design unit work. in library work located at xsim.dir /work
当在
Vivado
进行功能仿真时，经常会出现下方错误：在谷歌之后发现解决办法并不是很好用。经过多次改正程序后发现，这个错误的主要原因是FPGA程序中有逻辑错误。
zpc0212
·
2020-09-16 21:55
FPGA
Vivado
FIR compiler 7.2 滤波器 仿真中遇到的问题及解决
一、MatlabFIR滤波器定点系数导出及
Vivado
FIR滤波器IP核生成参见基于
vivado
的firip核的重采样设计与实现[1]，这里不再赘述。
xidian_hxc
·
2020-09-16 21:17
Vivado
verilog
verilog
vivado
板级调试怎么判断时序图时间
上面的每一个数字就是一个时钟周期，假如有一个高电平持续了80个数字（1300-1220），板子的晶振为40M，那么这个高电平持续了25ns*80=2000ns。
我姓刘呀
·
2020-09-16 21:59
vhdl
[USF-XSim-62] 'elaborate' step failed with error(s).使用
vivado
进行verilog实验，无法进行仿真，如何解决？
我之前用的
vivado
2014.3后来用的
vivado
2015.03,在Windows10操作系统上，想要仿真的时候报如下类似错误[USF-XSim62]'elaborate'stepfailedwitherror
nature_forest
·
2020-09-16 21:16
FPGA
AR# 57595 -
Vivado
Synthesis - ERROR: [Synth 8-4169] error in use clause: package 'xxx' not found in
AR#57595
Vivado
Synthesis-ERROR:[Synth8-4169]errorinuseclause:package'xxx'notfoundinlibrary'yyy'DescriptionIamencounteringthefollowingerrorwhenrunningSynthesisin
Vivado
.HowcanIresolveit
liuzq
·
2020-09-16 20:21
vivado
xsim仿真error:module 'xpm_memory_sdpram' not found
在
vivado
里利用XilinxParameterizedMacros(XPM)原语例化的直接仿真会出现module找不到的错误，在tcl里输入一下指令就好了，set_propertyXPM_LIBRARIES
God_s_apple
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2020-09-16 20:30
xilinx
FPGA
常识
【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据
本文所使用的开发板是Miz702(兼容zedboard)PC开发环境版本：
Vivado
DesignSuite2015.2硬件系统工程新建一个zedboard工程建好工程后，再新建一个BlockDesign
RZJM_PB
·
2020-09-16 20:07
FPGA
Zynq
ARM
嵌入式
AXI
【ZYNQ-7000开发之一】PL部分驱动VGA显示静态彩色图像
在本篇文章中，将实现在XilinxZYNQ上实现用PL部分驱动VGA显示12bit的彩色图像，涉及到VGA的驱动原理，
vivado
上的PLLIP和ROMIP的使用以及彩色图像coe文件的生成。
RZJM_PB
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2020-09-16 20:46
FPGA
Zynq
嵌入式
ZYNQ
Zedboard
FPGA
VGA
FPGA工程师必备的技能（三）：IP核被锁的解决办法
本文章是基于
VIVADO
2018.3版本在实际开发之中，我们常常要接收其他人的工程文件，当别人的开发版本和我们不同的时候，工程文件中的IP核常常会被锁。
电磁场与无线技术
·
2020-09-16 18:16
FPGA入门
fpga
FPGA零基础学习：SDR SDRAM 驱动设计
后续会陆续更新Xilinx的
Vivado
、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-09-16 17:08
FPGA零基础学习系列
初学者必备
fpga
SDR
SDRAM
驱动设计
SDRAM
关于高阻态和OOC（out of context）综合方式
Xilinx
Vivado
工具支持仅将系统设计的一部分进行综合，即OOC（outofcontext）综合方式。
J_Kastyo
·
2020-09-16 07:32
VIVADO
vivado
和matlab联合实现FIR滤波器
matlab中产生FIR滤波器和测试数据并导入到FPGA中仿真。1.生成测试数据。采样率fs=20MHZ,正弦信号f0=1MHZ,f1=4MHZ.matlab代码如下:fs=20e6;f0=1e6;f1=4e6;N=16;t=1/fs:1/fs:1;%s=simout(1:500:length(simout));s0=sin(2*pi*f0*t);s1=sin(2*pi*f1*t);s=s1+s0
qian_123456
·
2020-09-15 23:07
数字信号处理学习
vivado
安装
1.双击开始安装；2.一路NEXT点下来，该Iagree的就点上。。。直到这是选择安装的版本。3.next后，选择安装组件，为了避免麻烦，一定要勾选SDK，这是咱们在PS端进行嵌入式开发的平台4.之后选择安装目录，选择一个英文路径之后就等着安装完成吧，根据电脑性能不同，时间20分钟到半小时不等。二、软件注册一般安装完会自动弹出，如果没有，在开始菜单中找到ManageXilinxlicense打开后
L1259863243
·
2020-09-15 19:39
xilinx
开发板开发
Install Xilinx USB cable drivers for Ubuntu
硬件环境：HPCQ45308操作系统：KUbuntu12.04LTS32bit软件版本：ISEDesignSuit14.2;
Vivado
2012.2开发套件：ZEDBoard在Kubuntu12.04下安装
robinyeung
·
2020-09-15 14:30
FPGA
基于FPGA和STM32的相位差测量（0°-360°精确到0.1°含源代码）
使用器材：黑金的Artix7开发板和正点原子战舰精英板，EDA工具
Vivado
2017.4，Keil5相位差测量要求能够准确测量两路同频信号的相位差，信号的频率从1Mhz-1hz,精度在0.1°。
在外要匿名
·
2020-09-15 14:41
FPGA
相位差
STM32
Vivado
cordic IP求模求角教程
前言当需要对复数求模的时候，用FPGA怎么求呢？怎么开根号？方法1：先求幅值平方和，再使用cordicIP开根号。（蠢办法）方法2：直接用cordic求取模值。此处只介绍方法2，资源占用更少，更方便。求模原理如下图所示。已知(x0,y0)，即复信号的实部和虚部，要求模值和角度，即为(r,ɵ)。流程（1）既然是用IP，自然首先要看官方的IP说明文档。文档名称：pg105-cordic查看文档得知，需
小翁同学
·
2020-09-15 13:54
Vivado
使用过程中问题总结
在
vivado
进行一个行为级别仿真时，运行到simulate步骤时弹出了如下提示：[USF-XSim-62]'simulate'stepfailedwitherrors.PleasechecktheTclconsoleorlogfilesformoreinformation
奥利奥冰茶
·
2020-09-15 11:06
FPGA
vivado
（电工基地笔记）
Vivado
出现编译错误，无法生成bit文件
error：[Drc23-20]Ruleviolation(NSTD-1)UnspecifiedI/OStandard-15outof15logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteadofauserassignedspecificvalue.ThismaycauseI/Ocontentionorincompatibility
Peter_hust
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2020-09-15 11:32
Verilog
FPGA
电工基地
4 FPGA时序约束理论篇之时钟周期约束
下面我们讲一些
Vivado
中时钟约束指令。1.Create_clock 在
Vivado
中使用create_clock来创建时钟周期约束。
猫叔Rex
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2020-09-15 06:04
FPGA
FPGA
时序约束
时钟周期约束
VIVADO
FFT核的实现
在
VIVADO
中建立一个FFT核，只要依下图步骤就可以开始配置一个FFT核：需要配置的参数有三个标签页，需要一一配置第一个标签页里主要配置通道数，点数，时钟，吞吐量，结构，以及是否可以运行时配置，需要注意的是结构的配置会影响调整因子
yanshanyan
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2020-09-15 06:34
Xilinx
VIVADO
CORDIC核的使用
一：参数配置1.选择函数的类型。包含了矢量旋转，矢量变换，正弦，余弦，双曲正弦，双曲余弦，反正切，反双曲正切和平方根的计算。2.选择cordic的结构。可选并行和串行。3.选择输出流水线类型。提供了三种，无，最优，最大。其中optimal模式实现时使用很多流水线，但是不使用附加的查找表。4.选择数据格式。有符号小数（默认），无符号小数，无符号整数。5.选择相位模式。弧度和角度。。radians的取
策马笑东风
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2020-09-15 06:20
《基于Xilinx
Vivado
的数字逻辑实验教程》学习笔记（二）
《基于Xilinx
Vivado
的数字逻辑实验教程》是电子工业出版社出版，廉玉欣、傅博雅、王猛、侯云鹏编著的。
攻城狮Bell
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2020-09-15 06:14
清零端
置位端
D触发器
Verilog
FPGA
VIVADO
时序分析练习
VIVADO
时序分析练习时序分析在FPGA设计中是分析工程很重要的手段，时序分析的原理和相关的公式小编在这里不再介绍，这篇文章是小编在练习
VIVADO
软件时序分析的笔记，小编这里使用的是18.1版本的
VIVADO
weixin_30254435
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2020-09-15 05:28
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