Verilog学习系列

数据结构学习系列之单向链表的两种创建方式

方式1：通过返回值返回所申请的头结点所在的内存空间首地址，即创建单向链表的头结点，代码如下：示例代码：node_t*create_link_node_1(){node_t*phead=(node_t*)malloc(sizeof(node_t));if(NULL==phead){printf("内存分配失败\n");exit(-1);}//或者memset(phead,0,sizeof(node_
少年维克多·2023-09-03 21:34

数据结构学习系列之单向链表的三种插入方式

方式1：在单向链表的头结点和第0个结点之间插入新结点，即头插法，代码如下：示例代码：intinsert_link_list_1(node_t*phead,intdata){if(NULL==phead){printf("入参为NULL\n");return-1;}//创建新结点node_t*pnew=NULL;create_link_node_2(&pnew,data);//头插到链表pnew->
少年维克多·2023-09-03 21:04

数据结构学习系列之顺序表的清空与销毁

顺序表的清空：只需要将结构体变量的成员count赋值0即可清空顺序表；示例代码：intclean_seq_list(list_t*seq_list){if(NULL==seq_list){printf("入参为NULL\n");return-1;}seq_list->count=0;printf("清空顺序表完成\n");return0;}注意事项：形参传入到具有清空数据元素功能的函数后，需要做入
少年维克多·2023-09-03 21:04

Verilog基础：延时模型

相关阅读Verilog基础专栏https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再·2023-09-03 16:34

Verilog基础：巴科斯范式(BNF)

相关阅读Verilog基础专栏https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再·2023-09-03 16:04

ubuntu22.04搭建verilator仿真环境

概述操作系统为Ubuntu(22.04.2LTS)，本次安装verilator开源verilog仿真工具，进行RTL功能仿真。下面构建版本为5.008的verilator仿真环境。
mulinhu·2023-09-03 13:39

FPGA实例03——FIFO的IP核创建及16位输入转8位输出

然后点击FIFO，命名后选择Verilog文件类型，点击ok。
捌肆幺幺·2023-09-03 11:23

Modelsim查看断言

断言编译modelsim在modelsim中开启断言编译和显示功能：【编译verilog代码时按照systemverilog进行编译】vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（
一只迷茫的小狗·2023-09-03 10:57

Systemverilog验证测试平台指南7.5旗语

7.5旗语使用旗语可以实现对同一资源的访问控制。想象一下你和你爱人共享一辆汽车的情形。显然,每次只能有一个人可以开车。为应对这种情况,你们可以约定谁持有钥匙谁开车。当你用完车以后你会让出车子以便对方使用。车钥匙就是旗语,它确保了只有一个人可以使用汽车。在操作系统的术语里,这就是大家所熟知的“互斥访问”,所以旗语可被视为一个互斥体,用于实现对同一资源的访问控制。当测试平台中存在一个资源,如一条总线,
一只迷茫的小狗·2023-09-03 10:27

SystemVerilog断言（SVA）语法

断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。
一只迷茫的小狗·2023-09-03 10:27

EDA07--VCS仿真验证（一）

这里写目录标题一、VCS简介二、VCS流程三、VCS第一步编译3.1-help3.2-ofilename3.3-ffile3.4-line3.5-systemverilog3.6-Mupdate[=0]
@BouYue·2023-09-03 10:26

VCS仿真流程及基本操作

VCS是编译型Verilog模拟器，它完全支持OVI标准的VerilogHDL语言、PLI和SDF。
迷失的二向箔·2023-09-03 10:25

VCS命令详解(二):仿真命令

filter阻止报告琐碎的SystemVerilog断言含义成功。当隐含构造仅由于前提条件（先验）部分为假（因此不检查结果部分）而成功注册时，就会发生这些情况。
Miracle_ICdv·2023-09-03 10:55

C++ 学习系列 -- const 关键字

C++中引入了const关键字，被const关键字修饰的变量其值不能修改，是只读的。一const变量的初始化与存储1.const变量初始化时就需要赋初值，否则无法编译通过二const与指针指针常量：指针所指向的值不可改变，但是指针本身是可以改变的常量指针：指针本身是不可以改变的，但是所指向的值是可以改变的例子如下：intmain(){charp[]="woshihaoren!";char*p1="
在河之洲木水·2023-09-03 09:31

C++ 学习系列 -- string 实现

string是C++标准库的重要部分，主要用于字符串处理。这里我们自己实现一个简单版本的string.一思路string类中应该包含如下：1.类成员变量：char*m_data，利用char*指针存放字符串2.成员函数：2.1size(),用于返回字符串的长度，不包含字符'\0'2.2operator[](index)，返回字符串中任意位置的字符2.3c_str()，将my_string转为cha
在河之洲木水·2023-09-03 09:30

PYTHON-“人生重开模拟器“

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Aileen_0v0·2023-09-03 09:29

PYTHON知识点学习-函数(上)[你还记得奥特曼的口号吗?]

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Aileen_0v0·2023-09-03 09:29

PYTHON知识点学习-函数调用中return&print

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Aileen_0v0·2023-09-03 09:29

C++ 学习系列 -- 智能指针 make_shared 与 make_unique

一make_shared1.1make_shared是什么？c++11中引入了智能指针shared_ptr，以及一个模板函数make_shared来生成一个制定类型的shared_ptr。1.2引入make_shared，解决了什么问题？make_shared的引入，主要有两点的提升：性能与异常安全C++11make_shared-简书(jianshu.com)性能有如下两种方式生成shared_
在河之洲木水·2023-09-03 09:58

PYTHON知识点学习-函数(下)

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Aileen_0v0·2023-09-03 09:57

PYTHON知识点学习-函数(中)

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Aileen_0v0·2023-09-03 09:27

【芯片前端】auto_testbench的大版本升级——加入简单预期与自动比对

尼德兰的喵的博客-CSDN博客【芯片前端】可能是定向验证的巅峰之作——auto_testbench_autotestbench_尼德兰的喵的博客-CSDN博客工具路径：auto_testbench:用于自动生成verilogrtl
尼德兰的喵·2023-09-03 09:51

Flutter本地存储与数据库的使用和优化

Flutter、Golang、Python、编译原理、算法、Chrome原理学习系列文章抢先看请关注【码农帮派】：Flutter仅接管了渲染层，涉及到存储等操作系统底层的行为，还是需要依托于原生平台的特性
百家晓东·2023-09-03 09:42

数据结构学习系列之顺序表的两种创建方式

方式1：通过返回值返回所申请的内存空间的首地址；示例代码：list_t*create_seq_list_1(){list_t*p=(list_t*)malloc(sizeof(list_t));if(NULL==p){printf("内存分配失败\n");exit(-1);}memset(p,0,sizeof(list_t));returnp;}注意事项：1.分配完内存地址空间后，一定要检查内存分
少年维克多·2023-09-03 06:20

数据结构学习系列之顺序表的两种插入方式

方式1：在顺序表末端插入数据元素，代码如下：示例代码：intinsert_seq_list_1(list_t*seq_list,intdata){if(NULL==seq_list){printf("入参为NULL\n");return-1;}if(N==seq_list->count){printf("顺序表已满，插入失败\n");return-1;}seq_list->a[seq_list->
少年维克多·2023-09-03 06:20

数据结构学习系列之顺序表的两种删除方式

方式1：在顺序表的末端删除所存储的数据元素，代码如下：示例代码：intdelete_seq_list_1(list_t*seq_list){if(NULL==seq_list){printf("入参为NULL\n");return-1;}if(0==seq_list->count){printf("顺序表为空，删除失败\n");return-1;}seq_list->count--;return0
少年维克多·2023-09-03 06:15

数值优化（Numerical Optimization）学习系列-无梯度优化（Derivative-Free Optimization）...

数值优化（NumericalOptimization）学习系列-无梯度优化（Derivative-FreeOptimization）2015年12月27日18:51:19下一步阅读数4357更多分类专栏
weixin_30853329·2023-09-03 01:27

找分布式工作复习学习系列---市面分布式框架解析之Megatron-LM（三）

想玩转GPT3这样的超大规模模型（例如175billionparameters=1750亿），那就有必要详细了解一下multi-node（多机）multi-gpu（多卡）的工作原理和细节。通过对Megatron的学习，期望掌握的是：Transformer如何通过multi-node,multi-GPU实现，例如其中的multi-headattentionlayer,point-wisefeed-f
加油11dd23·2023-09-02 23:50

bazel相关资料来源

的极致性能如何挖掘Bazel的极致性能_其它网站Bazel入门(4.RemoteCache)GoogleOpenSourceLive"Bazelday"Bazel和AOSP介绍本文属于如下文章中的子章节bazel学习系列章节汇总
m0_74043383·2023-09-02 23:27

windows环境下QuestaSim软件的使用

QuestaSim的仿真界面6、完整QuestaSim仿真——TCL脚本前言2023.8.29一、QuestaSim使用方法1、编译vlogvlog：questasim的编译命令-sv：指示vlog按照systemverilog
_lalla·2023-09-02 19:25

maven3.X学习系列四 releases和snapshots的版本控制

我们知道snapshots版本是不稳定的版本，releases是稳定的版本。生产环境与开发环境应该使用不同的仓库来分离。之前说过版本号带有-snapshotsnexus会自动放入snapshots仓库，反之放入releases。我们只需要开发环境打包的时候带上-snapshots而生产环境的时候不带就可以做到两个环境的分离。下面来具体说说1、profilesmavenprofiles的可以定义不同
神秘空指针·2023-09-02 18:47

Pytorch学习系列-04-构建卷积神经网络实现CIFAR-10图片分类

对CIFAR-10数据集进行图像分类。数据集中的图像大小为32x32x3。定义卷积神经网络的结构这里，将定义一个CNN的结构。将包括以下内容：(1)卷积层：可以认为是利用图像的多个滤波器（经常被称为卷积操作）进行滤波，得到图像的特征。(2)通常，我们在PyTorch中使用nn.Conv2d定义卷积层，并指定以下参数：nn.Conv2d(in_channels,out_channels,kernel
骚火棍·2023-09-02 11:37

用D触发器设计可重叠101序列检测器，同时用verilog开发该模块，并开发测试程序。

用D触发器设计可重叠101序列检测器，同时用verilog开发该模块，并开发测试程序分析设计要求，列出全部可能状态:未收到一个有效位（0）：S0收到一个有效位（1）：S1连续收到两个有效位（10）：S2
诸葛大钢铁·2023-09-01 22:00

Verilog 实现101序列检测器——Moore和Mealy型状态机实现可重叠和不可重叠

101序列检测器1.可重叠和不可重叠区分2.可重叠序列检测器实现2.1.米利机2.2.摩尔机3.不可重叠序列检测器实现3.1.米利机3.2.摩尔机摩尔机和米利机的区别1.可重叠和不可重叠区分可重叠的序列检测器检测到一个目标串后可以不用回到初始状态，该目标串的元素的可作为下一个目标串的子串继续进行判断。011010101110不可重叠的序列检测器一次检测完成后必须回到初始状态。01101010111
Bunny9__·2023-09-01 22:58

bazel学习系列章节汇总

bazel介绍以及其发展历史见链接：bazel安装见链接：bazel工程介绍和demo构建见链接：bazel构建原理见链接：bazel远程缓存(RemoteCache)见链接：bazel远程构建(RemoteExecution)见链接：bazel外部依赖管理见链接：bazel高效使用和调优见链接：bazel相关资料来源见链接：
m0_74043383·2023-09-01 19:02

STILVerify

STILVerify确保了STIL文件的语法正确性，而且还具有Verilogtestbench，使EDA和ATE工具开发人员在任意Verilogsi
窗外的布谷鸟·2023-08-31 19:22

Verilog实现移位寄存器

Verilog实现8位环形移位寄存器左移：环形就是首尾相连moduleshift_regist(inputwireclk,inputwirerstn,inputwire[7:0]D,outputreg[
勇敢凡凡·2023-08-31 16:08

CRC16_Verilog

1.CRC16，Verilog实现多项式：x16+x15+x2+18005cod
勇敢凡凡·2023-08-31 16:08

C和SystemVerilog联合仿真

想要联合仿真一个c程序和verilog表示的硬件，可以用如下方法（DPI）：先写一个.c文件funcs.c#include#include"svdpi.h"externintsayHello();voidsomething
Αλήθεια·2023-08-31 10:26

FPGA | Verilog仿真VHDL文件

当VHDL模块中有Generic块时，应该怎么例化？VHDL模块代码entityGenericExampleisgeneric(DATA_WIDTH:positive:=8;--泛型参数：数据宽度ENABLE_FEATURE:boolean:=true--泛型参数：是否启用特定功能);Port(clk:inSTD_LOGIC;reset:inSTD_LOGIC;data_in:inSTD_LOGI
Ruoyo176·2023-08-31 10:38

yuki在读书——《让未来现在就来》

在阅读和知识管理领域都是非常有代表性的，完成关于职场学习系列的文章近17万字。
Yuki1107·2023-08-31 05:10

这个忧伤的一月里读的一些书

机器学习系列书目作为这段时间学习
Lewisbase·2023-08-31 01:15

【SVA】SystemVerilog Assertion语法速查

seq与property|->,|=>\##[*n][=n]andintersectorfirst_matchthroughoutwithinifended局部变量与赋值在sequence、property中调用display[->1]$rose$fell$isunknow$stable$past\$countbits,\$countones,\$onehot,\$isunknown控制asser
搞IC的那些年·2023-08-30 21:14

【verilog】FPGA 动态数码管显示

文章目录硬件部分结构图Verilog代码顶层测试代码6x8位数码管效果图硬件部分硬件采取6个八位共阳数码管，FPGA对单个数码管的驱动方式是低电平有效。
搞IC的那些年·2023-08-30 21:43

【verilog】 FPGA倒计时器设计

思路CODE顶层CODE思路将时间拆分为6个参数：second_1->秒个位second_10->秒十位minute_1->分个位minute_10->分十位hour_1;->时个位hour_10;->时十位在异步复位的时候为上述六个参数赋初始值。然后对50Mhz系统时钟进行计数，计数50M次(即为1s)。然后对六个参数的当前值做出判断，并在下一个clk做出改变。当计满一秒，且秒的个位大于0时，—
搞IC的那些年·2023-08-30 21:43

Verilog 学习路线

参考知乎首先得学习数电和Verilog基础。
码尔泰·2023-08-30 18:58

Prometheus学习系列（十五）之预警规则

警报规则允许您基于Prometheus表达式语言表达式定义警报条件，并将有关触发警报的通知发送到外部服务。每当警报表达式在给定时间点生成一个或多个向量元素时，警报将计为这些元素的标签集的活动状态。一、定义报警规则警报规则在Prometheus中以与记录规则相同的方式配置。带警报的示例规则文件将是：groups:-name:examplerules:-alert:HighErrorRateexpr:
飞雪K·2023-08-30 17:14

docker 学习-- 04 实践2 （lnpmr环境）

docker学习系列文章目录docker学习--01基础知识docker学习--02常用命令docker学习--03环境安装docker学习--04实践1（宝塔）docker学习--04实践2（lnpmr
小*-^-*九·2023-08-30 10:01

#systemverilog# 之 event region 和 timeslot 仿真调度（六）疑惑寄存器采样吗

一象征性啰嗦想必大家在刚开始尝试写VeriligHDL代码的时候，都是参考一些列参考代码，有些来自于参考书，有些来自于网上大牛的笔记，甚至有写来自于某宝FPGA开发板的授权代码。我还记得自己当时第一次写代码，参考的是一款Altera芯片，结合Quartus开发软件，在上面练习代码，然后综合等等。其实，当初也是一味照本宣科的临摹，而对于为什么那么些，代码又是内部有什么含义，并没有深入理解。这里面的东
那么菜·2023-08-30 10:54

SystemVerilog interface详细介绍

1.Interface概念SystemVerilog中引入了接口定义，接口与module等价的定义，是要在其他的接口、module中直接定义，不能写在块语句中，跟class是不同的。
一只迷茫的小狗·2023-08-30 10:57
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