Verilog学习系列第49页

sklearn与机器学习系列专题之降维（二）一文弄懂LDA特征筛选&降维

目录1.PCA算法优缺点2.LDA算法简介3.枯燥又简洁的理论推导4.python实战LDA5.下篇预告1.PCA算法优缺点在上一篇推文中，我们详解了PCA算法。这是机器学习中最为常用的降维方法，能降低算法的计算开销，使得数据集更容易处理，且完全无参数的限制。但是，如果用户对观测对象有一定的先验知识，掌握了数据的一些特征，却很难按照预想的方法对处理过程进行干预，可能达不到预期的效果，在非高斯分布的

象牙塔小明·2023-08-19 13:46

ADC学习系列（二）：ADC参数详解

本章节主要讲解ADC的主要参数，部分类似于某些电压电流参数就不提及了，从ADC的基本参数，静态参数，动态参数三大分类来进行讲解。用ADI的高速ADCLTC2380的datasheet部分参数来进行举例。目录一.基本参数1.1分辨率（Resolution）1.2采样速率（SamplingTime）1.3转换时间（ConversionTime）1.4量程（full-scalerange,FSR）1.5

幻化由心·2023-08-19 08:16

【C++学习系列】2.通讯录管理

ref:https://github.com/Blitzer207/C-Resource/blob/master/%E7%AC%AC2%E9%98%B6%E6%AE%B5%E5%AE%9E%E6%88%98-%E9%80%9A%E8%AE%AF%E5%BD%95%E7%AE%A1%E7%90%86/%E9%80%9A%E8%AE%AF%E5%BD%95%E7%AE%A1%E7%90%86%E7%B

weixin_40293999·2023-08-19 07:06

【【典型电路设计之片内存储器的设计之RAM的Verilog HDL描述二】】

典型电路设计之片内存储器的设计之RAM的VerilogHDL描述二例二：用VerilogHDL设计深度为8，位宽为8的双端口RAM。双口RAM具有两套地址总线，一套用于读数据，另一套用于写数据。

ZxsLoves·2023-08-18 08:39

【【verilog典型电路设计之FIR滤波器的设计】】

verilog典型电路设计之FIR滤波器的设计我们常用的FIR滤波器称为有限冲激响应是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。

ZxsLoves·2023-08-17 18:26

【【典型电路设计之片内存储器的设计之RAM的Verilog HDL描述一】】

典型电路设计之片内存储器的设计之RAM的VerilogHDL描述一RAM是随机存储器，存储单元的内容可按需随意取出或存入。这种存储器在断电后将丢失所有数据，一般用来存储一些短时间内使用的程序和数据。

ZxsLoves·2023-08-17 18:50

UVM学习知识点

UVM构建include和importpkg区别.sv.svhhdl_top.sv和hvl_top.sv回顾uvm_config，以及自定义uvm_configverilog:parameter、defparam

zianren·2023-08-17 08:04

vivado仿真的时候报ERROR: [VRFC 10-2063] not found while processing module instance

如图，在设置中将simulatorlanguage改为Verilog就好。

棘。。背凉·2023-08-17 07:26

FPGA verilog 简单的平方根求法

用下面的平方根求法不需要乘法，只需简单的移位就能实现。function[15:0]sqrt;input[31:0]num;//declareinput//intermediatesignals.reg[31:0]a;reg[15:0]q;reg[17:0]left,right,r;integeri;begin//initializeallthevariables.a=num;q=0;i=0;lef

棘。。背凉·2023-08-17 07:26

Vivado调用VIO核

文章目录前言一、IP核的介绍二、VIO核1.作用2.调用方法总结前言提示：本篇文章所使用的软件为Vivado2018.3：以四选一数据选择器为例，使用veriloghdl语言以及Vivado自带的VIO

素年锦什·2023-08-17 07:56

迁移学习系列--半监督

目前追踪的代码库如下：Transfer-Learning-LibrarySemi-supervised-learningTorchSSL包含算法：(2015NeurIPS)PiModel[1](2017NeurIPS)MeanTeacher[2](2013ICML)PseudoLabel[3](2018TPAMI)VAT(Virtualadversarialtraining）[4](2019Neu

Pancy93·2023-08-17 06:01

机器学习系列之分类

随着计算能力、存储空间、网络的高速发展，人类所积累的数据量正在快速增长，而分类在数据挖掘中是一项非常重要的任务，目前在商业上应用最多，分类算法是解决分类问题的方法，是机器学习中一个重要的研究领域。为了让大家进一步了解机器学习的分类算法，飞马网于3月29日晚，邀请到现就职于国内知名互联网公司的中山大学博士—李梦婷，向大家分享有关分类算法相关领域的内容。以下是这次线上直播的分享实录：一．What（带大

蓝色de叶子·2023-08-17 03:27

Verilog同步FIFO设计

同步FIFO(synchronous)的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步逻辑，常常用于交互数据缓冲。异步FIFO：数据写入FIFO的时钟和数据读出FIFO的时钟是异步的(asynchronous)典型同步FIFO有三部分组成:（1）FIFO写控制逻辑；（2）FIFO读控制逻辑；（3）FIFO存储实体（如Memory、Reg）。FIFO写控制逻辑主要功能：产生FIFO写地址、

楚生辉·2023-08-16 20:13

verilog学习笔记6——锁存器和触发器

文章目录前言一、锁存器1、基本SR锁存器——或非门实现2、基本SR锁存器——与非门实现3、门控SR锁存器4、门控D锁存器二、触发器1、电平触发的RS触发器/同步SR触发器2、电平触发的D触发器/D型锁存器3、边沿触发的D触发器4、脉冲触发的RS触发器三、边沿触发、脉冲触发、电平触发的区别前言2023.8.15一、锁存器1、基本SR锁存器——或非门实现2、基本SR锁存器——与非门实现3、门控SR锁存

_lalla·2023-08-16 20:41

Verdi_如何dump信号的驱动强度

Verdi_如何dump信号的驱动强度需求背景在Verilog语法标准中，0和1各自被分成了8个强度等级；StrengthNameStrengthNameStrengthLevelsupply0supply17strong0strong16pull0pull15large0large14weak0weak13medium0medium12small0small11highz0highz10VCS

ShareWow丶·2023-08-16 18:46

Verilog描述——同步异步复位D触发器

Verilog同步异步复位D触发器的描述对于D触发器DFF的同步异步，我是吃过亏的，所以一定要理解清晰，同步和异步的概念。本篇主要例举出同步，异步，复位，置位D触发器的Verilog描述。

ShareWow丶·2023-08-16 18:16

nodejs深入学习系列之v8基础篇

V8这个概念大家都不陌生了，那么你动手编译过V8源码吗？编译后有尝试去了解V8背后的一些概念吗？如果没有，那么也不用心慌，下文将跟大家一一解释这些东西。在编译V8之前我们先要了解一个东西-构建系统1、构建系统1.1、构建系统是啥？写惯前端的童鞋可能不是很明白这个东西是干啥用的？但是其实平时你都会接触到，只是概念不同而已。前端我们一般称其为打包构建，类似工具诸如webpack、parcel做的事情。

小兀666·2023-08-16 14:17

复现基于PYNQ-Z2的手写数字识别卷积加速器设计

2、在PL端实现卷积神经网络LeNet-5，纯verilog实现，包括卷积层，激活层，池化层，全连接层。3、在PS端输出识别的结果。LeNet-5神经网络卷积：28X28的图片，我们采用6个5X

eachanm·2023-08-16 14:39

第零章序 Chisel教程汇总

这是一门敏捷开发语言，据称要比传统的Verilog语言快很多。在亲身使用过后，笔者发现确实快了不少。这主要得益于Scala作为高级语言的简洁风格

_iChthyosaur·2023-08-16 12:14

Chisel 语言 - 小记

文章目录Chisel一种硬件描述语言，类似verilog本质是Scala编程语言的一个包，类似于numpy是Python的一个包。

伊织code·2023-08-16 11:39

Comunion 区块链深度学习系列｜椭圆曲线数字签名的应用

Comunion是一个基于区块链的组织形式(DAO)与创业互助网络，为超级个体提供面向数字时代的全新商业基础设施和价值转化机制，致力于让劳动价值像资本一样自由流通、交易和积累。本系列内容包含：基本概念及原理、密码学、共识算法、钱包及节点原理、挖矿原理及实现。区块链中哪些地方使用了ECDSA?通过前面系列的区块链原理和技术，大家应该都熟悉交易是如何在区块链系统或者在比特币、以太坊系统里面开展的。在进

来到ComingDAO·2023-08-15 22:31

【【verilog典型电路设计之Wallace 树乘法器】】

verilog典型电路设计之Wallace树乘法器Wallace树乘法器是一种我们在集成电路学习中应用非常广泛的设计其中由两部分组成一个是FA和HAFA是fulladd全加器HA是half半加器加法从数据最密集的地方开始

ZxsLoves·2023-08-15 21:42

【【verilog典型电路设计之复数乘法器】】

verilog典型电路设计之复数乘法器典型电路设计之复数乘法器复数乘法的算法是：设复数x=a+bi;y=c+di;则复数乘法结果x.y=(a+bi)(c+di)=(ac-bd)+i(ad+bc)复数乘法器我们可以将复数

ZxsLoves·2023-08-15 21:12

IT--H/W+F/W+RAID+BMC

继开发学习之后(当然并没结束)，我想来一波从底层到前端的一条龙技术学习系列，我肯定是达不到那样的技术水平，就是在自学的同时，阶段性地记录下来(更多的可能是记录各种坑儿)，我并不想搞成科普式的(没那能力)

opcc·2023-08-15 09:53

数字集成电路设计（六、Verilog HDL高级程序设计举例）

文章目录1.数字电路系统设计的层次化描述方式1.1Bottom-Up设计方法1.2Top-Down设计方法2.典型电路设计2.1加法器树乘法器2.1.1改进为两级流水线4位加法器树乘法器2.2Wallace树乘法器2.3复数乘法器2.4FIR滤波器的设计2.5存储器的设计2.6FIFO的设计1.数字电路系统设计的层次化描述方式在我们的数电，集成电路设计里面，一定是层次化设计的在一个手机芯片的一个部

普通的晓学生·2023-08-15 09:12

数字集成电路设计（三、Verilog HDL程序设计语句和描述方式）（一）

小结**2.4过程连续赋值语句2.5条件分支语句2.5.1if分支语句2.5.2case条件分支语句2.6循环语句在电路设计过程中，VerilogHDL有三种程序设计方式：数据流建模，行为级建模，结构化建模结构化建模就是搭电路

普通的晓学生·2023-08-15 09:11

【【verilog 典型电路设计之加法器树乘法器】】

verilog典型电路设计之加法器树乘法器加法器树乘法器加法器树乘法器的设计思想是“移位后加”，并且加法运算采用加法器树的形式。

ZxsLoves·2023-08-15 09:40

Josh 的学习笔记之 Verilog（Part 5——RTL 设计与编码指导）

文章目录1.一般性指导原则1.1面积和速度的平衡与互换原则1.1.1“用速度的优势换面积的节约”举例1.1.2“用面积复制换取速度的提高”举例1.2硬件原则1.3系统原则2.同步设计原则和多时钟处理2.1同步设计原则2.1.1异步时序设计与同步时序设计2.1.2同步时序设计2.2亚稳态2.3异步时钟域数据同步2.3.1两类异步时钟域同步的表现形式2.3.2两种不推荐的异步时钟域操作方法2.3.3异

Josh Gao·2023-08-15 09:10

Verilog HDL 设计与综合/数字集成电路设计方法概述_part7

33.wire类型核reg类型的使用+连续赋值语句和运算符的使用在程序设计中如何正确使用wre和reg类型，可以遵循以下几点：（1）在连续赋值语句（assign）中，因为是对于组合电路的描述，被赋值信号只能使用wire类型（2）在Initia和always过程语句中，被赋值信号必须定义为reg类型（3）当采用结构级描述时，模块、基本门和开关元器件的输出信号只能使用wire类型。在硬件描述语言中，绝

roockiet·2023-08-15 09:09

8×8流水线乘法器（Verilog）

在Verilog中，直接用乘号完成相乘过程，编译器在编译的时候也会把这个乘法表达式映射成默认的乘法器，但其构造不得而知。

Qunqun的宝宝·2023-08-15 09:09

数字IC经典电路（1）——经典加法器的实现（加法器简介及Verilog实现）

加法器简介及Verilog实现写在前面的话经典加法器8bit并行加法器8bit超前进位加法器8bit流水线加法器8bit级联加法器总结写在前面的话加法器是数字系统最基础的计算单元，用来产生两个数的和，加法器是以二进制作运算

IC_Brother·2023-08-15 09:39

【【verilog典型电路设计之流水线结构】】

verilog典型电路设计之流水线结构下图是一个4位的乘法器结构，用verilogHDL设计一个两级流水线加法器树4位乘法器对于流水线结构其实需要做的是在每级之间增加一个暂存的数据用来存储我们得到的东西我们一般来说会通过在每一级之间插入

ZxsLoves·2023-08-15 09:09

[HDLBits] Exams/2014 q4a

Considerthen-bitshiftregistercircuitshownbelow:WriteaVerilogmodulenamedtop_moduleforonestageofthiscircuit

向盟约宣誓·2023-08-15 01:43

[HDLBits] Mt2015 muxdff

TakenfromECE2532015midtermquestion5Considerthesequentialcircuitbelow:AssumethatyouwanttoimplementhierarchicalVerilogcodeforthiscircuit

向盟约宣誓·2023-08-15 01:41

《综合与Design_Compiler》学习笔记——第一章综合综述第二章verilog语言结构到门级的映射第三章使用DC进行综合

文章目录前言一、综合综述1、综合2、综合的不同层次（1）逻辑级综合（2）RTL级综合（3）行为级综合二、verilog语言结构到门级的映射三、使用DC进行综合1、定义2、写时序约束3、写环境约束（1）设置环境条件

_lalla·2023-08-14 21:01

verilog手撕代码7——固定优先级仲裁器和轮询仲裁器

文章目录前言一、固定优先级仲裁器/FixedPriorityArbiter1、case/if语句实现2、for循环语句实现参数化结构二、轮询仲裁器/RoundRobinArbiter1、case语句实现2、for循环实现前言2023.5.16天气炎热最近实验推进一大步一、固定优先级仲裁器/FixedPriorityArbiter当有多个主设备时，一般同一时刻只有一个主设备可以控制总线，这时候就需要

_lalla·2023-08-14 21:30

verilog学习笔记4——verilog延时语句

文章目录前言一、延时语句分类1、阻塞赋值左侧延时2、阻塞赋值右侧延时3、非阻塞赋值左侧延时4、非阻塞赋值右侧延时二、比较及举例说明1、阻塞右侧延时和非阻塞右侧延时的区别2、举例前言2023.8.10一、延时语句分类1、阻塞赋值左侧延时在10ns后，把10ns时刻的b+c值赋值给a，a拿到的是b+c的最新值always@(*)#10a=b+c;2、阻塞赋值右侧延时先把0时刻的b+c值暂存起来，在10

_lalla·2023-08-14 21:30

verilog学习笔记5——进制和码制、原码/反码/补码

文章目录前言一、进制转换1、十进制转二进制2、二进制转十进制3、二进制乘除法二、原码、反码、补码1、由补码计算十进制数2、计算某个负数的补码前言2023.8.13天气晴一、进制转换1、十进制转二进制整数：除以2，余数倒着写小数：乘以2，正着写例题1：(2.3175)d=()b=()b*2^210.01011001.01例题2：十进制数13.613转化为二进制数，要求误差小于1%2^-m=2/lg2

_lalla·2023-08-14 21:59

camera hal｜如何学习一个新平台

全网最具价值的AndroidCamera开发学习系列资料~作者：8年AndroidCamera开发，从Cameraapp一直做到Hal和驱动~欢迎订阅，相信能扩展你的知识面，提升个人能力~我自己目前从事的是

小驰成长圈·2023-08-14 13:56

握手2倍速率进，一倍速率出[verilog]

moduletwo_to_one#(parameterWORD_LEN=33)(inputclk,inputarst,input[2*WORD_LEN-1:0]i_din,inputi_din_valid,outputo_din_ready,output[WORD_LEN-1:0]o_dout,inputi_dout_ready,outputo_dout_valid);reg[WORD_LEN*2

summer*钟·2023-08-14 08:03

握手信号输入一倍，输出两倍[verilog]

moduleone_to_two#(parameterWORD_LEN=33)(inputclk,inputarst,input[WORD_LEN-1:0]i_din,inputi_din_valid,outputo_din_ready,output[2*WORD_LEN-1:0]o_dout,inputi_dout_ready,outputo_dout_valid);reg[WORD_LEN*2

summer*钟·2023-08-14 08:02

机器学习编译系列

机器学习系列文

学弟·2023-08-14 07:28

关于Quartus II 的实验指南与常见问题整理

并且基于在网络上查找到的结果进行推断，因此结果可能有不对的地方，还请见谅~实验指南：此部分为在校时《集成电路设计》课程设计内容四个实验的大致过程：新建项目（每个小实验都要新建项目并且在独立的文件夹中）—>新建VerilogHDLfile

Luck1y·2023-08-14 07:01

036_小驰私房菜_MTK-Camera驱动配置项winsize信息

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小驰成长圈·2023-08-14 06:53

038_小驰私房菜_Camx添加自定义vendorTag

全网最具价值的AndroidCamera开发学习系列资料~作者：8年AndroidCamera开发，从Cameraapp一直做到Hal和驱动~欢迎订阅，相信能扩展你的知识面，提升个人能力~一.DescriptionMetadatatagscanbeeitherpredefinedAndroidtagsorcustomvendortags.VendortagsaredefinedinHALtosup