axi

nuxt 中的asyncData和fetch方法及区别

$axi
karlge·2023-11-06 13:47

基于FPGA+MIG+AXI4实现DDR3 SDRAM读写操作仿真（附代码+各模块仿真时序图）

前言一、仿真工程结构二、TestBench文件代码2.图像数据源模块(img_data_gen.v)仿真2.1全局视角仿真图2.2局部视角仿真图3.图像写请求模块(img_write_req_gen.v)仿真4.图像帧写入模块(frame_write.v)仿真4.1全局视角仿真图4.2局部视角仿真图4.2.1write_buf4.2.2frame_fifo_write5.图像通道写仲裁模块(mem
春风细雨无声·2023-11-05 20:56

基于FPGA+MIG+AXI4实现DDR3 SDRAM读写操作（附代码）

utm_source=app&app_version=5.1.1&utm_source=app）和AXI4总线协议（详见https://blog.csdn.net/xingchenfeiying/article
春风细雨无声·2023-11-05 20:25

Xilinx DDR3 —— MIG IP核的配置（APP接口）

最后关于AXI4接口，因为本工程不去
XPii·2023-11-05 20:52

Xilinx VIVADO 中 DDR3（AXI4）的使用（1）创建 IP 核

1、前言DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。DDR3的时序相当复杂，对DDR3的读写操作大都借助IP核来完成。MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情
chylinne·2023-11-05 20:22

使用VIVADO中的MIG控制DDR3（AXI接口）四——MIG配置及DDR3读写测试

在之前的内容里，讲述了AXI和DDR3的基本知识，也做了一个用AXIIP核读写BRAM的测试实验。接下来，我们就将这些部分结合在一起，做一个用AXIIP核对DDR3进行读写测试的实验。
小靴子是社牛·2023-11-05 20:20

xilinx fpga ddr mig axi

硬件参考：https://zhuanlan.zhihu.com/p/97491454https://blog.csdn.net/qq_22222449/article/details/106492469https://zhuanlan.zhihu.com/p/26327347https://zhuanlan.zhihu.com/p/582524766包括野火、正点原子的资料一片内存是1Gbit12
xiaguangbo·2023-11-05 19:40

在紫光同创盘古50K开发板上进行DDR读写测试

紫光同创PGL50H开发平台（盘古50K开发板）一：软硬件平台软件平台：PDS_2022.1硬件平台：小眼睛科技盘古50K开发板二：IP介绍紫光同创的HMIC_SIP只支持DDR3，IP顶层使用了精简的AXI4
小眼睛FPGA·2023-11-03 13:47

ZYNQ实验 FIFO读写实验(如何平衡跨时钟域的读写)

实验中PS端的数据存在DDR中，PS端通过AXI-streamFIFO将数据转变为流模式输出。
伊丽莎白鹅·2023-11-02 15:22

VSCode配置Verilog/SystemVerilog开发环境（五）实战技巧

如：AXI-4接口，共34个端口一次性插入完成。
X-ONE·2023-11-01 04:48

TI C6000 TMS320C6678 DSP+ Zynq-7045的PS + PL异构多核案例开发手册（4）

其中测试板卡为TMS320C6678开发板，文章内容包含多个特色案例，如axi_gpio_led_demo案例、axi_timer_pwm_demo案例、axi_uart_demo案例、emio_gpio_led_demo
Tronlong创龙·2023-10-31 19:43

RK3568-emmc控制器

emmc控制器eMMC主机控制器具有高度的可配置性和可编程性，并提供高性能的eMMC主机控制器，以AXI作为数据传输的总线接口（主接口），以AHB作为其从接口。
Paper_Love·2023-10-30 20:07

vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)

/ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protoc
wkonghua·2023-10-29 21:42

Xilinx PCIe Gen3.0 For Uscale Plus之(一）数据组织形式

XilinxPCIe3.0随笔AXI4-Stream接口说明数据对齐选项1.64/128/256位接口：2.512位接口CQ，CC和RQ接口上的跨界选项AXI4-Stream接口说明XilinxPCIe3.0
YJFeiii·2023-10-29 18:47

AXI总线介绍

AXI总线介绍参考文档：UG761-AXIReferenceGuide(v14.3)AXI入门深入AXI总线（一）深入AXI总线（二）AXI是什么？
迷之印记·2023-10-29 16:51

研读《基于AXI总线的SOC架构设计与分析》-AXI协议理解（四）

基于AXI总线的SoC架构，越来越成为高性能SoC系统架构的发展方向。
Paul安·2023-10-29 16:21

zynq AXI

AXI总线/接口/协议总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由由数据线、地址线、控制线等构成。接口是一种连接标准，又常常被称之为物理接口。协议就是传输数据的规则。
xifengw·2023-10-29 16:51

AXI总线学习（AXI3&4）

AXI总线学习AXI协议的主要特征主要结构通道定义读写地址通道读数据通道写数据通道写操作回应信号接口和互联寄存器片基本传输ReadburstOverlappingreadburstWriteburst传输顺序信号描述全局信号读
听见你说·2023-10-29 16:20

AXI 总线协议学习笔记（3）

引言上篇文章主要介绍了AMBA以及AXI协议的基本内容，本文接续前文，继续介绍AXI协议的原子访问、传输行为和事务顺序等。
在路上-正出发·2023-10-29 16:20

AMBA总线理解-AXI总线

AXI的设计目标是可以在高始终频率下运行，并且在迟滞时间长的情况下也可以达到高数据吞吐率。
他乡的故乡人·2023-10-29 16:49

AXI4总线外设式从机实现

引言：上一篇我们完成了一个内存式的从机，实现了对AXI4从机的读写测试。
TechDiary·2023-10-29 16:19

【转载】AXI通道定义及AXI总线信号描述

学习内容本文主要介绍了AXI通道以及在每个通道下信号的概述。
去_台_北_看_雨·2023-10-29 16:19

AXI4-stream 协议学习-接口信号

2.1信号列表接口信号如表2-1所示。有关这些信号的更多信息，请参阅本章的进一步章节。表2-1使用以下参数定义n信号宽度:以字节为单位的数据总线宽度。iTID宽度。建议最大长度为8位。ddtd宽度。建议最大长度为4位。uTUSER宽度。推荐位数是接口宽度的整数倍，单位是字节。2.2传输信号这一节给出了握手信号的详细信息，并定义了TVALID和TREADY握手信号。2.2.1握手过程TVALID和T
catshit322·2023-10-29 16:19

IC设计高级009：特殊信号打拍方式

1、AXI信号如何打拍通常block的input和output信号存在时序问题时，我们通常采用寄存器打拍的方式，在两个block直接插入reg，从而解决时序问题。
IC小鸽·2023-10-29 16:19

AXI4_Stream入门(2): 接口与信号

本文来自自学过程中所记的笔记，可能有不少错漏与胡言乱语，仅供参考，建议主要以ARM官方文件进行参考。原参考文档官网可下载，为了方便各位，我也上传了，需要的自取;链接：https://pan.baidu.com/s/1voHyFmkpGqABcKH8OSF_Ng提取码：izix信号类型：信号的宽度有以下几类：n：数据总线的宽度(按byte);i：8-bits;d：4-bits;u：线宽的整数倍(按b
F_W_Fish·2023-10-29 16:49

axi 总线的部分特殊信号

AXIMemoryMap和AXIStream共同的部分ip提供的接口看情况取舍，不要随便取舍tkeep：需要配合tlast使用，当tlast置1时tkeep才有效。tkeep每个位对应着tdata的每个字节，位置1表示对应的字节有效。tlast有效时tkeep不能全是0,tkeep里的位不建议间隔（01001011），应连续（00011111）tlast：对于打包有用。如果有打包发送的要求，比如传
xiaguangbo·2023-10-29 16:48

AXI总线介绍

AXI是ARM1996年提出的微控制器总线家族AMBA（AdvancedMicrocontrollerBusArchitecture）中的一部分。
ThalesW·2023-10-29 11:17

vivado 自定义ip【基于AXI总线协议】及调用

1.可以在固定目录下也可在当前工程下这是在固定目录下建立ip当前工程：tools->creatnewip2封装ip封装IP或者创建一个带AXI4接口的IP核，选择创建一个带有AXI4接口的IP核。
shabby爱学习·2023-10-29 04:53

xdma axi-stream

xdma回环vivado里有官方示例fpga：pcierx–axi-streammaster–axi-streamslave–pcietx流程：电脑启动读取，然后电脑再在超时时间内写入。
xiaguangbo·2023-10-28 20:10

AXI-Stream协议详解（3）—— AXI4-Stream IP核原理分析

一、前言在之前的文章中，我们介绍了AXI-S协议的一些基础知识，这是我们进行本文学习的前置基础，因此建议在开始本文章的学习前，完整阅读以下两篇文章：AXI-Stream协议详解（1）——Introductionhttps
apple_ttt·2023-10-28 15:42

AXI-Stream协议详解（2）—— Interface Signals

一、信号列表（Signallist）AXI_Stream信号的列表如下，在列表中，我们遵守如下规则：n数据总线宽度，以字节为单位iTID宽度。推荐的最大值为8位。dTDEST宽度。推荐的最大值为4位。
apple_ttt·2023-10-28 15:11

AXI-Stream协议详解（1）—— Introduction

目录一、概述1.1协议简介1.1.1字节定义（Bytedefinitions）1.1.2流条款（Streamterms）1.2数据流（DataStream）1.2.1字节流（ByteStream）1.2.2连续对齐流（Continuousalignedstream）1.2.3连续非对齐流（Continuousunalignedstream）1.2.4稀疏流（Sparsestream）二、总结一、概
apple_ttt·2023-10-28 15:11

AXI之原子操作

AXI的原子操作包括exclusive和lock两种，不管是exclusive还是lock操作，在执行期间不可被其它操作打断，否则操作失败。
无心安处是吾乡·2023-10-27 21:47

AXI总线信号含义说明

AXI总线信号含义说明（1）读地址通道（ARchannel）：包含ARVALID，ARADDR，ARREADY信号；（2）读数据通道（Rchannel）：包含RVALID，RDATA，RREADY，RRESP
ML__LM·2023-10-27 21:46

AXI Stream总线说明和测试

AXIStream总线说明和测试1AXIStream总线介绍1.1AXIStream总线端口定义1.2AXIStream数据传输流程2AXIStream总线测试2.1测试工程说明2.1.1写状态机2.1.2读状态机2.2测试结果分析2.2.1仿真波形2.2.2写数据波形图2.2.3读数据波形图3AXIStreamInterconnect说明3.1IP介绍3.2IP测试本文主要介绍AXIStream
ཌ斌赋ད·2023-10-27 21:16

AXI 协议部分接口说明

AXI协议AXI协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点：1、总线的地址/控制和数据通道是分离的；2、支持不对齐的数据传输；3、支持突发传输，突发传输过程中只需要首地址；4、具有分离的读
我是苏~格~拉·2023-10-27 21:16

AXI Lite总线说明和测试

AXILite总线说明和测试1AXILite总线介绍1.1AXILite总线端口定义1.2AXILite数据传输流程2AXILite总线测试2.1测试工程说明2.1.1写状态机2.1.2读状态机2.2测试结果分析2.2.1写数据波形图2.2.2读数据波形图1AXILite总线介绍本节主要介绍AXILite总线的端口定义和数据传输流程。1.1AXILite总线端口定义本节主要介绍AXILite总线各
ཌ斌赋ད·2023-10-27 21:46

AXI Timer IP核使用说明

AXITimer是提供定时技术功能的集成IP核，具有时间生成、事件捕获、产生PWM波以及产生中断的功能，下面具体讲述TimerIP核的使用说明。1Timer组成结构Timer定时器计数器的组成结构框图如图所示：主要有4部分组成1定时寄存器：包含2个状态/控制寄存器，加载寄存器；2计数器：2个32位计数器；3中断；4PWM波形产生。Timer可以配置的应用模式有：1生成模式；2捕获模式；3PWM脉宽
小Ganymedes·2023-10-27 21:45

AXI DMA IP核使用说明

寄存器2S2MM寄存器2S/G描述符3DMA多通道模式3AXIDMAIP核使用说明1时钟2复位3使用说明1直接DMA使用顺序2S/G模式3循环DMA模式4AXIDMAIP核使用配置AXIDMA提供内存和AXI4
小Ganymedes·2023-10-27 21:45

AXI总线总结

目录1综述2AXI通道概述2.1综述2.2读地址与写地址通道2.3读数据通道2.4写数据通道2.5写响应通道3AXI互联结构4AXI中使用寄存器切片5AXI术语5.1AXI组件与拓扑5.2AXI传输与存储器类型
ZHE980121·2023-10-27 21:15

＜AMBA总线篇＞ AXI总线通道信号说明

目录01Writechannels(写通道)Writerequestchannelsignnal(AW)writedatachannelsignnal(W)writeresponsechannelsignnal(B)02Readchannels(读通道)Readrequestchannel(AR)readdatachannel(R)03Snoopchannels(Snoop通道)Snooprequ
杰克拉力船长·2023-10-27 21:45

AXI总线信号讲解与使用

1、类型AXI4包含3种类型的接口：1）AXI4（AXI4-Full）：主要面向高性能地址映射通信的需求；2）AXI4-Lite：是一个轻量级的，适用于吞吐量较小的地址映射通信总线；3）AXI4-Stream
u013445609·2023-10-27 21:44

AXI4协议学习：架构、信号定义、工作时序和握手机制

目录1AXI是什么？2AXI怎么工作？
lu-ming.xyz·2023-10-27 21:13

浅谈AXI总线

这篇博客在写之前借鉴了网上各位大佬对AXI总线的理解和总结，在此表示感谢。集合了博客，知乎以及书上对AXI总线的介绍。做以下记录用于自己日后复习和更好的理解。
bendandawugui·2023-10-27 21:42

AXI非常用信号说明

待完善，参考如下：AXI总线信号介绍对AXI中的AxCACHE的理解-知乎AXI之原子操作_axi原子操作-CSDN博客AXLOCK：AXI3中包含exclusivetransaction和locktransaction
cy413026·2023-10-27 21:41

Python、numpy与axis

前些天被问起的时候一时懵懂，查了下资料后发现还有点意思，于是就打算写这么一篇专栏来分享一下所得要想学习axi
做只小考拉·2023-10-26 12:43

AMBA协议介绍（3）——AXI协议

系列文章目录AMBA协议介绍（1）——APB协议AMBA协议介绍（2）——AHB协议AMBA协议介绍（3）——AXI协议目录系列文章目录前言一、V3.0什么是AXI协议？
一点一点的进步·2023-10-25 19:57

Xilinx P4使用方法--测试篇

1测试架构测试架构如下图所示，数据通道通过XDMA实现，通过AXI-Lite通道下载规则，通过AXI-Stream通道传输仿真数据。
ཌ斌赋ད·2023-10-25 11:11

Xilinx AXI DataMover使用说明与测试

XilinxAXIDataMover使用说明与测试1架构说明2IP设置说明2.1接口说明2.2设置说明3测试说明3.1S2MM测试3.2MM2S测试本文主要介绍XilinxAXIDataMover的使用和测试方法。1架构说明在Xilinx的数据传输总线中，AXIMemoryMap接口和AXIStream接口是最常用的两类接口，如何实现这两类总线接口的转换是比较常见的问题，XilinxAXIData
ཌ斌赋ད·2023-10-25 11:11

Xilinx XDMA说明和测试-MM

XDMA的AXI、AXILite和AXIBypass都接BRAM，每个BRAM的地址设置如下图。该工程可从Github下载，使用的FPGA板卡为浪潮的F37X加
ཌ斌赋ད·2023-10-25 11:40
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