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Xilinx AXI VIP使用教程

  AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。  新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可
张海军2013·2023-07-27 14:44

深亚微米FPGA结构与CAD设计

布线结构XilinxFPGA——岛型结构（逻辑单元块周围环绕布线资源）。CAD工具解决综合，布局，布线问题。综合HDL->基本门级网表->逻辑优化->查找表网表->打包成逻辑单元块->逻辑单元
小天才dhsb·2023-07-27 14:43

信迈TI OMAP-L138（定点/浮点DSP C674x+ARM9） + Xilinx Spartan-6 FPGA开发板规格书

1评估板简介基于TIOMAP-L138（定点/浮点DSPC674x+ARM9）+XilinxSpartan-6FPGA处理器；OMAP-L138FPGA通过uPP、EMIFA、I2C总线连接，通信速度可高达
深圳信迈科技DSP+ARM+FPGA·2023-07-27 09:23

使用grub引导恢复linxu引导

http://blog.sina.com.cn/s/blog_4d6c45250100wxnq.html问题描述：开机显示：GRUBloadingerror:unknowfilesystemgrubrescue>造成该问题的原因：1.直接在window下格式化ubuntu的分区2.调整磁盘利用工具合并修改删除分区是磁盘分区数目发生变化3.重装系统选择不同分区格式化之前分区4.恢复到老版本系统总之，
看写写·2023-07-27 01:48

Linx卷管理详解 VG LV PV

一、前言每个Linux使用者在安装Linux时都会遇到这样的困境：在为系统分区时，如何精确评估和分配各个硬盘分区的容量，因为系统管理员不但要考虑到当前某个分区需要的容量，还要预见该分区以后可能需要的容量的最大值。因为如果估计不准确，当遇到某个分区不够用时管理员可能甚至要备份整个系统、清除硬盘、重新对硬盘分区，然后恢复数据到新分区。虽然现在有很多动态调整磁盘的工具可以使用，例如PartationMa
WoodyDu·2023-07-27 01:12

Day3_IO进程线程

其他文件就可以直接使用该库了，库分为静态库和动态库，不同的操作系统，库的形式有所不同，库的本质是源程序编译生成的二进制文件，使用时更加安全可靠windows静态库：xxx.lib动态库：xxx.dlllinxu
饭吃八分饱·2023-07-27 01:38

除夕：陪伴家人，也是一种时间投资

作者|林小西来源|林小西(ID：mrlinxiaoxi)本文共计2042字，预计阅读6分钟。你好哇，我是林小西。
林小西·2023-07-26 22:35

基于FPGA实现OSD功能

FPGA实现OSD功能需要7系列平台，以及VDMA、OSD等Xilinx公司的IP使用（本功能工程采用Vivado2017.4平台）。
Eidolon_li·2023-07-26 20:51

ZYNQ进阶之路1--PL流水灯设计

xilinxZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩
鹏哥DIY·2023-07-26 18:14

Tripwire 完整性分析工具（Linxu系统）

环境：centos7工作流程：当前的系统数据状态建立数据库定期比较系统现状与数据库中的状态属性改变有详细报告分析报告发现入侵1、安装相关软件包[root@hello~]#yuminstallepel-release-y已加载插件：fastestmirrorRepositorybaseislistedmorethanonceintheconfigurationbase|3.6kB00:00:00ep
Chensay.·2023-07-25 20:55

FPGA+EMMC 8通道存储小板

FPGA采用XILINX公司A7100作为主芯片AD采用AD7606及一款陀螺仪传感器，可以实时存储到EMMC，系统分为采集模式及回放模式通过232接口对工作模式进行配置，采样率可以动态配置回放采用W5100S
FPGA_Linuxer·2023-07-25 12:41

ZYNQ-7000概述

摘要Xilinx推出的ZYNQ-7000被称为全可编程片上系统（SOC），它由FPGA与ARM组合构成，硬件可编程，软件也可编程，在众多应用场合有一定优势。
徐晓康的博客·2023-07-25 00:10

Zynq中的AXI总线协议

1AXI总线是什么AXI(AdvancedeXtensibleInterface)是一种总线协议，该协议并非Xilinx公司提出的，而是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture
big-moon·2023-07-25 00:10

Zynq AXI总线

12.2AXI总线与ZYNQ的关系AXI（AdvancedeXtensibleInterface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时A
stone_zzuli·2023-07-25 00:09

xilinx zynq7000系列 sdio时钟超频详解

系统时钟概述zynq7000的时钟系统很简单，首先是PS_CLK输入时钟，这是外部33.33333Mhz晶振时钟，直接输入到三路PLL(锁相环)，分别是ARMPLL、I/OPLL、DDRPLL；ARMPLL给CPU核心、SCU(用来管理多核通信)、OCM、AXI总线提供时钟；I/OPLL给各类外设包括SDIO、USB、Ethernet等提供时钟；DDRPLL仅用来给DDR2/3提供时钟；而在每一路
雪狐JXH·2023-07-25 00:38

XILINX ZYNQ 7000 AXI总线 (三) AXI GPIO

一步一步来搭建一下AXIGPIO创建ZYNQ后先来看下各个接口的含义1.M_AXI_GP0_ACKL和M_AXI_GP0ZYNQ的PS部分是有一个GP接口，32Bit的AXImaster接口，默认是打开的，如果双击绿框可以看到是打开的M_AXI_GP0就是AXI的主机接口，M_AXI_GP0_ACKL是主机接口的时钟。2.FCLK_CLK0这个信号在上图中可以看到，PS-PL有4路时钟，点击绿框跳
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 AXI总线 (一)

AXI总线是ARM公司定义的一种总线结构，属于AMBA协议的一部分。AMBA协议视乎很陌生，但是在MCU的开发中我们一定接触过AHB，APB总线。AHB和APB总线都是属于AMBA协议，AXI也是AMBA协议的一部分。AMBA是高级微处理器总线架构的缩写。一.AXI总线概览总线的本质是用于信息通用线路。AXI是分主机和从机的，它的连接方式如下所示AXI其中的I指的是接口，AdvancedeXten
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 BOOT

参考UG585内容下面这张图是ZYNQ启动的关键流程1.POR表示硬件复位，不关心Power-up也就是说冷热启动都行。Nor-POR就是非POR复位，有点软件应用复位的意思。2.POR复位会复位所有寄存器。并且采集HardWarebootpin的状态。这点很关键，3.是否使用PLL如何是就会把外部时钟输入到PLL进行倍频，获得比外部时钟更高跟稳定的CLK。4.执行BootROM，它是在ZYNQ芯
烹小鲜啊·2023-07-25 00:07

XILINX ZYNQ 7000 AXI总线 (二)

一.创建一个IP3.4.5.6.选择AXIFULL，创界主接口和从接口7.8.可以看到XILINXAXIFULL的源代码二.创建一个新的工程，把IP导入到这个工程2.创建blockdesign放入两个AXIIP
烹小鲜啊·2023-07-25 00:05

通过nexus3部署公司内部的私有npm仓库

linxu服务器测试npm包的源代码：github.com/aehyok/ak-c…1、nex
小明爱折腾·2023-07-24 21:46

【Python】用Python将图片转换成Vivado Rom初始化coe文件

1.介绍使用XIlinx开发平台Vivado玩FPGA时，需要将一种图片转换成.coe文件用于初始化RomIP。本文用Python编写一个脚本实现图片转换成VivadoRom初始化coe文件。
大蜗牛爬爬·2023-07-24 08:57

中科亿海微FPGA初体验-LED流水灯实验

FPGA初体验-LED流水灯实验硬件环境操作步骤创建工程添加设计文件添加约束文件编译工程下载运行总结资源链接硬件环境开发板：EQ6HL45开发板FPGA芯片型号：EQ6HL45CSG324开发工具：eLinx
芬奇说·2023-07-21 02:35

Jenkins 自动构建打包上传部署

Jenkins使用部署流程Linux部署JenkinsLinxu部署需要搭建java环境和maven环境yum的repos中默认是没有Jenkins的，需要先将Jenkins存储库添加到yu
itchao·2023-07-20 16:55

platform总线框架+FramBuffer设备驱动框架模板

4.14.0基于设备树#include#include#include#include#include#include#include#include#include#include#include"xilinx_vtc.h
蒋楼丶·2023-07-19 12:12

xilinx DMA中断不响应

本人习惯使用ADI公司开源的DMAIP核，最近有个项目使用ADI的ip将数据从PS发往PL时有点问题，发现PS的数据有时不更新，暂时没找到问题的原因，所以寻思直接采用xilinx的IP，但是使用之初发现无法实现数据搬移
FPGA_Linuxer·2023-07-19 06:57

Verilog基础之十七、锁相环PLL

以赛灵思7系列的器件为例，在之前的文章Xilinx之7系列时钟资源与时钟架构中，第三节时钟管
知识充实人生·2023-07-18 19:31

基于SPARTAN6的保密之DNA

设备DNAXilinx每一个F
Eidolon_li·2023-07-18 18:22

Versal ACAP在线升级之Boot Image格式

1、简介XilinxFPGA、SOC器件和自适应计算加速平台（ACAPs）通常由多个硬件和软件二进制文件组成，用于启动这些设备后按照预期设计进行工作。
扣脑壳的FPGAer·2023-07-18 16:18

bash shell 杂记（3）-执行脚本与shell变量

/pro/pro在这里，我们先要了解下linux的环境变量forlinx@ubuntu:/$exportPATH=$PATH:.forlinx@ubuntu:/$echo$PATH/usr/local/
six2me·2023-07-18 15:11

[PHP]解决exec执行unzip出现中文文件名乱码的问题

查看Linux编码，例如下图可看出Linx编码是zh_CN.UTF-8问题截图：以下代码都会产生乱码exex('unzip-d/xxx/x/test.zip');exex('unzip-Ozh_CN.UTF
Balmunc·2023-07-18 11:55

Linux多虚拟机集群化配置详解(Zookeeper集群、Kafka集群、Hadoop集群、HBase集群、Spark集群、Flink集群、Zabbix、Grafana部署)

Linxu集群化环境前置前面安装的软件，都是以单机模式运行的，学习大数据相关的软件部署，后续安装软件服务，大多数都是以集群化（多台服务器共同工作）模式运行的。
xy294636185·2023-07-18 10:42

ThunderScope开源示波器

前端很简洁，BUF802+LMH6518，ADC是HMCAD1511，用XilinxA7FPGA进行控制，数据通过PCIE总线传输到上位机处理。目前这个项目已经被挂到了Xilinx官网，强。
leida_wt·2023-07-18 02:36

[FPGA入门笔记]（二）：LED呼吸灯实验

1、简介今天购买了AXLINXAX7020的开发板，从今天开始每一个例程都要做文档记录，为自己加油。本实验，基于ALINXAX7020开发板，芯片为xc7z020clg400-2。
请叫我贾小瑞·2023-07-17 16:43

FPGA软核调试方法

SDK工程生成的elf文件(Release编译模式)hdf目录：存放fpga工程师提供的的hdf文件prj目录：工程目录(包含SDK工程源码)doc目录：文档目录基于2018.2版本SDK建立工程打开XilinxSDK
缥缈孤鸿_jason·2023-07-17 15:55

【工程师分享】使用Xilinx PetaLinux ARM64 SDK，交叉编译第三方软件

作者：HankFu，文章来源：博客园01介绍以前为ARM64编译软件包，直接在Makefile里指定交叉编译器、sysroot的路径，就能成功编译。02问题最近编译一个使用CMake的软件包，按照使用cmake进行交叉编译的说明，在CMakeLists.txt添加下面的内容后，仍然不能成功编译。set(CMAKE_SYSTEM_NAMELinux)set(TOOLCHAIN_PATH/opt/Xi
Hack电子·2023-07-17 15:25

Xilinx FPGA----ISE软件使用

项目需求更换了XC6SLX9-3TQG144C，Spartan6系列FPGA，需要使用ISE开发环境，我使用的是ISE14.7版本。一、新建工程点击Finish新建工程完成。二、给工程添加文件新建文件后，添加点亮LED灯代码如下：moduleflow_led(inputsys_clk,//系统时钟//inputsys_rst_n,//系统复位，低电平有效outputregled//4个LED灯);
仲南音·2023-07-17 10:14

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

前面一篇文章介绍了XilinxFPGA平台下如何封装用户的源代码，形成网表文件的操作教程，具体见：使用Vivado将包含XilinxIP的用户模块封装成网表文件（也适用不包含XilinxIP的用户模块）
AI浪潮下FPGA从业者·2023-07-16 09:51

【USRP X410】LabVIEW参考架构软件，用于使用Ettus USRP X410对无线系统进行原型验证

它还包含XilinxZynqUl
乌恩大侠·2023-07-16 06:46

【FPGA】Verilog：时序电路 | 触发器电路 | 上升沿触发 | 同步置位 | 异步置位

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：触发器电路功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承·2023-07-15 21:33

microblaze生成download.bit 报错：Program FPGA failed Reason： couldn‘t open......

报错信息：couldn’topen“E:/Xilinx_Project/……/……/…….sdk/top_wrapper_hw_platform_0/download.bit”:nosuchfileordirectory
RyanLee90·2023-07-15 16:07

利用RSLogix Emulate500实现对MicroLogix 1000 PLC进行模拟

目录一、用RSLogix500新建工程二、用RSLogixEmulate500打开工程三、配置RSLinx通信四、进行模拟五、修改后模拟一、用RSLogix500新建工程建立工程，选择处理器类型，此处选择
木有童年·2023-07-15 15:44

CubeMX+Eclipse+Jlink STM32开发环境搭建

  Eclipse还是我用得最多的IDE，不管是CCS还是Xilinx的SDK，都是Eclipse的开发环境。所以最近准备做STM32相关的开发时，也准备用Eclipse。
小裘HUST·2023-07-15 14:26

【NI USRP】 USRP 硬件资源和性能是怎么样的呢？是如何构成的呢

B系列型号频段最大带宽通道FPGAADI芯片B200mini70MHZ-6GHZ56MHz1X1XilinxSpartan-6XC6SLX150AD9364B200mini-i70MHZ-6GHZ56MHz1X1XilinxSpartan
乌恩大侠·2023-07-15 14:49

FPGA系列：ZCU102开发板上的第一个工程（MIG控制器）

该工程是XILINX官网上提供的一个例程。刚拿到ZCU102时没有拿到资源，自行在官网上查找有关资料进行学习，发现官网有提供例程便从这里开始熟悉我的新板子。
哈德维尔·2023-07-15 11:40

【原创】Xilinx_7Series_MIG控制器驱动DDR3

一、项目说明：平台：XC7K325T板卡DDR3：两片MT41J256M16TW-107，共1GB，数据总线32bit环境：Vivado2019.2IP：MemoryInterfaceGenerator(MIG7Series)官方手册：ug586(7SeriesDevicesMemoryInterfaceSolutionsv4.2)二、DDR3型号及原理本实验使用了两片镁光的MT41J256M16
锤王马加爵·2023-07-15 11:06

DDR3 控制器 MIG IP 详解完整版 （native&VIVADO&Verilog）

文章目录前言一、MIGIP核的配置二、MIG交互的接口三、常用IP例化值四、小实验传图前言本节主要是介绍XilinxDDR控制器IP的创建流程、IP用户使用接口native协议介绍和IP对应的ExampleDesign
C.V-Pupil·2023-07-15 11:32

Xilinx XDMA 上位机应用程序控制逻辑

XilinxXDMApcie上位机应用程序控制逻辑1.驱动安装的参数关于驱动的编译和安装这里就不多讲了，无非就是make和insmod。
疯狂的蕉尼基·2023-07-15 05:31

xilinx xdma PCIe中断bug

xilinxxdmaPCIe中断存在bug。bug1：此中断虽然是msi或者msx中断，但是不中断cpu。bug2：此中断不是边沿中断，而是电平中断，在驱动层需要不断地轮训查询中断事件。
qq_35318223·2023-07-15 05:01

XDMA IP学习

参考：xilinxxdmaipcore官方手册PG195一XDMAIP概述Xilinx®DMA/BridgeSubsystemforPCIExpress®(PCIe®)（XDMA）是Xilinx公司2017
搬砖的MATTI·2023-07-15 05:26

基于FPGA的DDS在Gowin和combat开发板的实现

前言在全球市场中，Xilinx、Altera两大公司对FPGA的技术与市场占据绝对垄断地位。两家公司占有将近90%市场份额，专利达6000余项之多，而且这种垄断仍在加强。
ю.·2023-07-14 17:38
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