linx

linux4.3.2 块设备驱动简析-1

最近比较闲，准备玩玩xilinx的SoC，但又由于预算不够，买不起ZedBoard，所以最后入手了Z-Turn这块板子。
棒子先生·2023-01-13 07:23

DMIPS DMIPS/MHZ

fromhttps://www.xilinx.com/support/documentation/application_notes/xapp507.pdf因为换算架构问题,DMIPS等于DhrystonesperSecond
Ritter_Liu·2023-01-12 18:54

HLS：卷积神经网络LeNet5的实现与测试

Windows10、Vivado2018.2、VivadoHLS与XilinxSDK。2、LeNet5概述。1994年，CNN网络，手写字符识别与分类，确立了CNN结构，适合入门。
Lytain2022·2023-01-12 14:35

文献阅读（4）：手写数字识别

目录一、简介1.题目：2.时间：3.来源：4.简介：5.论文主要贡献：二、相关名词三、相关背景知识1.阵列处理器2.Xilinx四、处理流程概述1.基于可重构阵列处理器的近数据计算结构：2.实现手写数字识别所用的
要努力学习鸭·2023-01-12 08:57

FPGA开发之算法开发System Generator

[原文链接](http://xilinx.eetrend.com/article/8871)由技术编辑archive1于星期三,07/22/2015-15:42发表现在的FPGA算法的实现有下面几种方法
wu_shun_sheng·2023-01-11 08:25

模六十计数器

文章目录前言一、开发环境Verilog语言XilinxISE13.4BASYS2实验板二、设计思路三、Verilog源文件四、测试文件五、波形仿真六、创建时序约束和管脚约束七、生成.bit文件，下载到开发板总结前言
Mr_Stutter·2023-01-08 15:42

Unity接入Bugly+符号表待上传

参考链接：UnityBuglySDK+符号表接入_于子潇的博客-CSDN博客_buglyunity符号表Unity移动应用如何在Bugly上查看崩溃堆栈_linxinfa的专栏-CSDN博客_unity
逍遥游侠·2023-01-07 02:59

什么是FPGA？这次终于弄清楚了 | CSDN创作打卡

在1980年代中期，RossFreeman和他的同事从Zilog购买了该技术，并创建了Xilinx，目标是ASIC仿真和教育市场。同时Altera以类似技术为核心
天神下凡一垂四·2023-01-06 17:19

FPGA并行计算可编程芯片

在1980年代中期，RossFreeman和他的同事从Zilog购买了该技术，并创建了Xilinx，目标是ASIC仿真和教育市场。同时Altera以类似技术为核心成立。
Peter_Gao_·2023-01-06 17:48

ZYNQ简介

ZYNQ简介ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。
暴风雨中的白杨·2023-01-06 12:41

基于FPGA+USB3.0的UVC Camera实现方案

基于FPGA+USB3.0的UVCCamera实现方案AT7_Xilinx开发板（USB3.0+LVDS）资料共享腾讯链接：https://share.weiyun.com/5GQyKKc1功能框图本实例功能框图如下所示
浩瀚之水_csdn·2023-01-05 23:42

数字IC笔面基础，项目常用IP——双口RAM（简介及Verilog实现）

双口RAM简介及Verilog实现写在前面的话双口RAM简介伪双口RAM框图：（XilinxFPGA）真双口RAM框图：（XilinxFPGA）RAM读写时序图伪双口RAM读写实列简单的双口RAM的Verilog
HFUT90S·2023-01-05 09:06

44_ZYNQ7020开发板Vivado配置FIFO并用Vivao自带逻辑分析仪分析

需要在Xilinx提供的FIFO的IP核实例化一个FIFO，根据读写时序写入和读取FIFO中存储的数据
一米八零的昊哥·2023-01-04 07:13

基于ZYNQ7000的交叉编译工具链Qt+OpenCV+ffmpeg等库支持总结

最近刚刚接触XILINX的ZYNQ板，刚接触没有十天。XILINX定位它为SOC，我也很认同，起码比TI定位MPU为SOC强很多。据说今年TI的最新产品也加入了ZYNQ板。
SIGES·2023-01-03 11:07

瑞芯微RK3568驱动配置之十串口

地址：/home/forlinx/3568/OK3568-linux-source/kernel/arch/arm64/
huntenganwei·2023-01-02 16:57

linux 交叉编译4.8,【参赛手记】Ubuntu Linux 下OpenCV 2.4.3以及Qt 4.8.3的交叉编译

主机平台(HOST):KUbuntu12.04(HPCQ45308)目标平台(TARGET):嵌入式Linux系统3.x内核(XilinxZEDBoard)由于OpenCV需要进行视频中的运动检测与分割
Maggie姐说·2023-01-02 11:08

基于ZYNQ7000的交叉编译工具链Qt+OpenCV+ffmpeg等库的支持总结

更新的bloghttp://blog.csdn.net/lst227405/article/details/34106151事先说明：本文主要参考的是zhonglq在xilinx上的一篇blog之前已经做好了
应澜lst·2023-01-02 11:30

【正点原子FPGA连载】第六章Petalinux设计流程实战摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Linux开发指南

6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第六章Petalinux设计流程实战PetaLinux工具提供了在Xilinx
正点原子·2022-12-31 13:27

TclError: Can‘t find a usable init.tcl in the following directories

https://blog.csdn.net/hahabula1018/article/details/123380781https://support.xilinx.com/s/article/51582
YoungLeelight·2022-12-31 08:24

【论文阅读】Graph Fusion Network for Text Classification

www.sciencedirect.com/science/article/abs/pii/S0950705121009217论文作者：YongDai,LinjunShou,MingGong,XiaolinXia
CS_木成河·2022-12-30 21:26

第十一讲、FPGA开发中xilinx vivado 平台时序分析系列课程-边沿对齐input delay ddr双沿采样时序约束与收敛

我们在使用一些以太网PHY和FPGA接口是RGMII接口是DDR双沿结构，还有ADC芯片也也是DDR双沿采样接口，以及CMOS视频传感器也有很多DDR双沿源同步接口。我们这里以IMX222视频传感器的的DDR为例约束inputddr接口如何进行约束和时序分析以及收敛源同步边缘对齐fpga输入直接模式（输入端不加PLL）这是IMX222手册中DDR接口的时钟和数据的边缘对齐的源同步时序参数，此参数供
尤老师FPGA·2022-12-30 12:32

超棒的免费FPGA时序分析课程--基于xilinx、vivado

超棒的免费FPGA时序分析课程–基于xilinxk7、vivado2018这里分享尤凯文老师在B站上的FPGA时序分析教程，非常不错，免费更新的课程干货满满。
大功率灯泡·2022-12-30 12:01

【Xilinx Vivado时序分析/约束系列6】FPGA开发时序分析/约束-IO时序输入延时

目录源同步FPGA输入时序分析的模型inputdelay约束极限inputdelay往期系列博客源同步FPGA输入时序分析的模型以下为源同步FPGA输入时序分析的模型的示意图，在之前的文章中介绍过，在此介绍一下各个时钟延时的含义。Tco：到上游器件接口的数据延迟，这个延迟其实包括时钟源到寄存器D端的延迟、寄存器内部的延时Tco、Q端到输出接口的延迟，在这里统称为Tco。Td_bd：数据延迟路径，板
Linest-5·2022-12-30 12:30

【Xilinx Vivado时序分析/约束系列7】FPGA开发时序分析/约束-FPGA单沿采样数据input delay时序约束实操

目录问题引入分析问题实际工程解决新建工程顶层代码编辑时序约束生成时序报告设置输入延迟具体分析DataPath：表示数据实际到达的时间DestinationClockPath：目的时钟路径往期系列博客根据第六节的内容，本篇文章以实操讲解。本次以实际工程进行（Vivado）问题引入FPGA管脚处时钟上升沿到达之后3ns是数据到达时间，时钟周期为10ns，如何约束inputdelay和察看时序报告？分析
Linest-5·2022-12-30 12:30

基于Xlinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

写在前面在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的公式根本就不需要记忆，因为综合工具vivado会帮你把所有时序路径都做详尽的分析
孤独的单刀·2022-12-30 12:26

RK3588+FPGA高速图像处理通信处理机解决方案

RK3588+FPGA高速图像处理通信处理机解决方案.（1）基于RK3588+XilinxArtix-7FPGA处理器；（2）RK3588EVB搭载RK3588芯片,采用8nm制程工艺,四核ARMCorteA76
深圳信迈科技DSP+ARM+FPGA·2022-12-29 17:41

xilinx A7芯片介绍

1，Power&GroundVCCAUX是为辅助电路供电的引脚，1.8V；VCCAUX_IO_G#是为辅助I/O电路供电的引脚，1.8v或者2.0v（只有HPbank有此引脚）；VCCINT是给内核逻辑供电的引脚，0.9v或者1.0v；VCCO_#是给输出驱动供电的引脚，以bank为准；VCCBRAM是给blockram供电的引脚，1.0v；VCCADX_0是给xadc供电的引脚。2，CLB可配置
admiraion123·2022-12-29 16:40

Linux集成环境部署tomcat+redis

Linux环境部署tomcat+redisTomcat安装配置Redis安装配置Tomcat安装配置下载tomcat安装包，将安装包上传至自己的linux服务器中，将安装包传到linxu环境中的/usr
是阿俏同学吖·2022-12-28 11:54

xilinx fpga学习笔记5：Xst综合属性

7.5实现属性参数设置选项功能1）翻译属性（TranslateProperties）：a、使用位置约束（UseLOCConstraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位置信息，在命令行中用-r选项运行NGDBuild同样可以设置此属性为Flase。默认情况下，此属性是设置为True，表示翻译过程中使用源文件或UCF文件的
Gkite·2022-12-28 08:13

xilinx fpga学习笔记7：实现属性参数的功能

7.5实现属性参数设置选项功能1）翻译属性（TranslateProperties）：a、使用位置约束（UseLOCConstraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位置信息，在命令行中用-r选项运行NGDBuild同样可以设置此属性为Flase。默认情况下，此属性是设置为True，表示翻译过程中使用源文件或UCF文件的
Gkite·2022-12-28 08:13

化学工程与装备杂志化学工程与装备杂志社化学工程与装备编辑部2022年第10期目录

科学研究与开发《化学工程与装备》投稿：[email protected]槐木活性炭处理生活废水的研究孔繁铸;高丽娟;赵开创;钱程;1-3基于Pumplinx的水泵机械密封温升仿真研究赵雪飞;贾红杰;李雪峰
QQ992832970·2022-12-27 22:08

linux垃圾清理

废弃内核删除查看当前内核版本：uname-aLinuxlinx-c4.15.0-122-generic#124~16.04.1-UbuntuSMPThuOct1516:08:36UTC2020x86_64x86
_yuan_·2022-12-27 20:45

傻白入门芯片设计，华人CEO掌舵的全球十大半导体公司（十七）

目录半导体产业的三大转移一、台积电(TSMC)二、博通(Broadcom)三、华为海思四、英伟达(Nvidia)五、联发科技(MediaTek)六、超微半导体(AMD)七、联电(UMC)八、赛灵思(Xilinx
好啊啊啊啊·2022-12-27 12:34

[译] Kotlin 协程 Flow 官方文档(2021-2-4)翻译

原文：https://kotlin.github.io/kotlinx.coroutines/kotlinx-coroutines-core/kotlinx.coroutines.flow/-flow/
hegan2010·2022-12-26 17:54

Xilinx时序分析学习和非同步时钟如何设置constraints

XDC的基本语法《ug903VivadoDesignSuiteUserGuideUsingConstraints》XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。时钟约束时钟约束必须最早创建，对7系列FPGA来说，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。FPGAPL时钟用户可在GUI界面创建。而衍生时钟则分为以下两类
人工智能和FPGA AI技术·2022-12-25 08:08

fpga电平约束有什么作用_Xilinx FPGA的约束设计和时序分析总结

下面主要总结一下XilinxFPGA时序约束设
weixin_39777213·2022-12-25 08:08

【ug903】FPGA时序约束学习（3）-如何约束时序例外(Timing Exception)（多周期路径、输入输出延迟、虚假路径、最大最小延迟）

时序约束系列：如何约束时钟主时钟、虚拟时钟、生成时钟、时钟组、时钟不确定性如何约束输入输出延迟输入延迟、输出延迟如何约束时序例外多周期路径、输入输出延迟、虚假路径、最大最小延迟如何约束跨时钟域总线偏斜XIlinx
lu-ming.xyz·2022-12-25 08:06

【ug903】FPGA时序约束学习（1）-如何约束时钟

虚拟时钟、生成时钟、时钟组、时钟不确定性如何约束输入输出延迟输入延迟、输出延迟如何约束时序例外多周期路径、输入输出延迟、虚假路径、最大最小延迟如何约束跨时钟域总线偏斜看其他书也就图一乐，真要学习还是得看Xilinx
lu-ming.xyz·2022-12-25 08:36

xilinx 时序约束

前一段时间调试了xilinx的板子上跑代码，自己加IP核，看了它的约束文件，在网上找了一些讲语法的资料，自己整理了一下，我感觉在你了解了语法之后，确实得好好看一下它自己给出的约束，有些我自己没用到，
qijitao·2022-12-25 08:36

FPGA设计进阶2--FPGA时序约束

Reference:1,xilinxFPGA权威设计指南；2,ASIC集成电路设计；3，综合与时序分析的设计约束实用指南1.时序检查概念1.1基本术语(1)发送沿(LaunchEdge):指发送数据的源时钟的活动边沿
被选召的孩子·2022-12-25 08:35

基于Xlinx的时序分析与约束（4）----主时钟约束

主时钟约束语法主时钟约束，就是我们对主时钟（PrimaryClock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是我们用的最多的约束了，也是最重要的约束。主时钟必须与一个网表对象相连，该对象代表了所有时钟边沿的开始点，并且在时钟树中向下传递；也可以说，主时钟的源点定义了0时刻，Vivado靠此来计算时钟延迟和不确定性；vivado会忽略所有时钟树上从主时钟上游的单元到主时钟之间的延
孤独的单刀·2022-12-25 08:04

Nvidia Jetson Nano学习笔记--使用C语言实现GPIO控制

GPIO口控制**关于实现PC机与Nano的远程通信和程序的交叉编译，有如下的教程：1.PC与Nano远程通信2.PC和Nano实现程序的程序编译文章目录嵌入式学习笔记三C语言实现GPIO口控制前言一、Linxu
不会武功不懂江湖·2022-12-24 09:47

利用IBERT IP核实现GTX收发器硬件误码率测试实例

作者：潘文明引言Vivado中提供了1种IBERT工具用于对XilinxFPGA芯片的高速串行收发器进行板级硬件测试。
MDYFPGA·2022-12-23 23:19

差两个像素让我很难受，这问题绝不允许留到明年！

2022年8月8日，linxiang07同学给我们的VueDevUI提了一个Issue：#1199Button/Search/Input/Select等支持设置size的组件标准不统一，并且认真梳理了现有支持
·2022-12-23 22:47

基于图像语义的视觉同步定位和建图综述：面向应用的移动机器人自主导航解决方案

Asurveyofimagesemantics-basedvisualsimultaneouslocalizationandmappingApplication-orientedsolutionstoautonomousnavigationofmobilerobots作者:LinlinXia
计算机视觉life·2022-12-22 18:16

FPGA构建人工神经网络系统应用实例——视障人士便携导航系统

1984年Xilinx刚刚创造出FPGA时，它还是简单的胶合逻辑片，而如今在信号处理和控制应用中，它已经取代了自定制专用集成电路（ASIC）和处理器。
weixin_34357962·2022-12-21 07:21

AXI Interconnect

AXIInterconnectAXIcrossbarAXIDataWidthConverterAXIClockconverterAXIProtocolConverterAXIRegisterSliceAXIDataFIFOAXIMMU参考文献AXIInterconnectXilinxAXIInterconnectIP
FPGA小码农·2022-12-20 09:37

linx安装nginx

目录1.安装依赖2.下载安装包3.解压4.编译5.指令、配置和日志的位置1.安装依赖yum-yinstallgccpcre-develzlib-developensslopensll-devel2.下载安装包下载地址：https://nginx.org/download/使用wget进行下载：wgethttps://nginx.org/download/nginx-1.16.1.tar.gz具体版
_BugMan·2022-12-20 07:53

VitisAI(05) Vitis Flow

本文承接VitisAI(04)PetaLinuxFlow，介绍使用Xilinx的Vitis工具利用Vivado生成的design_1_wrapper.xsa文件以及PetaLinux编译的rootfs和内核镜像
Wei.Studio·2022-12-18 02:19

【ZYNQ】从入门到秃头09 DDS IP 数字波形合成（基于ALINX 7020 && AN108）

文章目录高速AD/DA简介数模转换（DA）电路模数转换（AD）电路ADDA模块硬件电路ADDA模块引脚定义ZYNQ7020接口电路ADDA程序设计例化ROM生成COE例化ROM例化ILA代码顶层模块DA数据发送模块的代码AD数据接收模块的代码IO约束RTL生成testbenchADDA下载验证DDS简介DDS程序设计例化ILA例化ROM正弦信号波形采集参考代码（sin_wave.m）方波信号波形采
“逛丢一只鞋”·2022-12-17 11:49
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