E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
testbench
FPGA Verilog寄存器模块及
testbench
代码
异步清零寄存器工作原理：CP不为上升沿，且RD=1时,寄存器输出保持不变。CP上升沿，且RD=1时,输入端D0-D3送寄存器，Q0-Q3输出等于输入，并保持此数据直到下一个时钟沿到来。RD=0时,异步清零。寄存器模块代码：modulehardreg(d,clk,clrb,q);inputclk,clrb;input[3:0]d;outputreg[3:0]q;always@(posedgeclko
码糖
·
2020-08-16 20:03
fpga
LocalBUS总线读写寄存器的Verilog代码实现（二）-inout型双向总线
Testbench
的编写
LocalBUS总线读写寄存器的Verilog代码实现（二）-inout型双向总线
Testbench
的编写
Testbench
注意事项Teshbench源码仿真波形
Testbench
注意事项在本例中，
testbench
malcolm_110
·
2020-08-16 19:47
FPGA
pynq-z2(四)定制PYNQ的overlay
（2）设置工程名和路径，顶层函数设置为add，创建一个新的C++程序，名字叫做adder.cpp,不用在
testbench
中添加文件。
果乐果香
·
2020-08-16 18:35
FPGA学习
I2C Verilog的实现（一）
TestBench
程序`timescale1ns/1psmoduletest(sda);regscl;inoutsda;regsda_out;wiresda_in;reg[7:0]data;regstart_flag
Phenixyf
·
2020-08-16 17:38
FPGA
用ModelSim、Mars和Verilog做计算机组成原理CPU实验注意事项
3.
testbench
的写法。讲解简单示例例如count4的，也讲解P1的。4.Verilog基本语法。对着基本模块的verilog实现看，既讲解verilog基本语法，又
WhuCS_B701
·
2020-08-16 17:30
用VHDL编写
testbench
激励文件
最近在做nandflash的擦写，要用VHDL编写激励文件做仿真，之前一直用的Verilog，现在总结如何用VHDL语言编写
testbench
。
Jakcia
·
2020-08-16 13:23
HDL
Ncverilog 的一些经验
lib.v-ylib2+libext+.v//一般编译文件在run.f中,库文件在lib.v中,lib2目录中的.v文件系统自动搜索使用库文件或库目录,只编译需要的模块而不必全部编译2.Verilog
Testbench
sy911568
·
2020-08-16 08:28
linux下运行多文件systemc的
testbench
的makefile
以下是我自己写的linux下运行多文件systemc的
testbench
的makefile，写的格式很粗糙，希望有大佬帮我看看写法上有没有更通用规范的。
Αλήθεια
·
2020-08-16 08:51
FPGA测试文件
testbench
模块
测试文件
testbench
：是写输入激励的。模拟实际环境，从软件角度仿真进行分析与验证。
Eagle_gqs
·
2020-08-16 03:59
FPGA
笔记
Verilog
基于FPGA的异步FIFO验证
验证顶层模块
testbench
的代码如下所示：
weixin_33943347
·
2020-08-16 02:33
学习
testbench
--图像读取
之前一直疑问如何将图像写成
testbench
来检测由FPGA写的图像处理模块的正确性。
tanjlang
·
2020-08-16 01:30
FPGA;
SDRAM控制器设计（8）SDRAM控制器仿真验证
接下来，结合仿真模型（镁光官网提供的SDRAM模型）sdr文件，和编写的
testbench
文件验证所设计的控制器是否正确。
Coin_Anthony
·
2020-08-15 23:01
sdram
fpga
sdram
开平方的verilog代码
目录1.逐次逼近算法描述2.Verilog实现3.
Testbench
编写1.逐次逼近算法描述逐次逼近算法流程如图1所示，首先数据输入data[7:0]，接着设置实验值D_z[3:0]和确定值D_q[3:
Bryan_NJ
·
2020-08-15 23:36
FPGA
平方根
FPGA22 双时钟FIFO
文章目录1双时钟FIFO2创建一个FIFO3
testbench
4前仿真1双时钟FIFO双时钟FIFO的主要应用就是一部数据的收发，异步数据就是指数据的发送端和接收端处于不同的两个时钟域。
Windoo_
·
2020-08-15 23:32
FPGA从硬件描述到删核跑路
fscanf函数的使用
depth_1-utm_source=distribute.pc_relevant.none-task&utm_source=distribute.pc_relevant.none-taskVerilog编写
testbench
dongdongnihao_
·
2020-08-15 22:33
FPGA
【持续更新】基础知识普及及纠错
代码的设计都是同步进行的，而每一个VerilogHDL代码的正确与否，都是建立在“验证结果”是否符合预期的波形基础上，综上所述，正可谓之设计是基于测试的；由此引出业界常用的一个词汇：ＤＵＴ；２：我之前一直将
Testbench
CY_store
·
2020-08-15 22:37
FPGA基础篇
学习FPGA有必要写SDRAM控制器吗？
学会高速设计中必要的技能，也就是时序约束方法，timingreport的阅读方法，查找时序问题的基本技巧，复位方案和时钟方案的合理设计，如何优化代码提升系统最高工作时钟，以及
testbench
的写法。
weixin_30530339
·
2020-08-15 21:15
SDRAM之刷新（原理分析、波形设计、代码编写、仿真测试）
文章目录功能思路分析如何实现SDRAM读写功能SDRAM自刷新描述自动刷新波形时间参数设计看表命令设计看表时钟分析设计：波形设计代码设计状态机设计计数器设计数据存储设计main代码刷新模块代码仲裁模块代码顶层模块代码代码编译
testbench
qq_41776667
·
2020-08-15 21:00
SDRAM控制器项目
如何阅读数据手册
存储器
SDRAM之初始化（波形设计、代码设计、仿真调试）
SDRAM读写功能SDRAM管脚描述初始化描述初始化波形时间参数设计看表命令设计看表时钟分析设计：波形设计代码设计状态机设计计数器设计数据存储设计main代码初始化模块代码仲裁模块代码顶层模块代码代码编译
testbench
qq_41776667
·
2020-08-15 21:00
SDRAM控制器项目
vivado HLS c平台文件输入测试实例
以下代码为vivadoHLS在进行
testbench
测试的时候，利用文件读取的方式获取激励的方法-----------------------------------代码----------------
weixin_41967965
·
2020-08-15 12:47
FPGA开发
卷积操作的HLS优化初步操作
目录0.原始未优化情况0.1
testBench
确保程序正确0.2原始时钟周期1.最内层pipeline1.1直接pipeline1.2读写指令分开1.3创建变量用于存储2.批量读写卷积操作2.1array_partation2.1.1
祥瑞Coding
·
2020-08-15 12:06
FPGA
机器学习
FPGA串口发送(超详细注释)
串口发送I串口发送协议II实现方法III模块代码IV
testbench
V前仿真VI板上测试I串口发送协议II实现方法III模块代码//功能：并行转串口的发送模块//发送时需要先再并行口准备好数据//然后需要一个周期的
Windoo_
·
2020-08-15 10:38
FPGA从硬件描述到删核跑路
串口通信
verilog
fpga
物联网
Vivado HLS(High-level Synthesis)笔记三：Test bench
一.C/C++
Testbench
的基本架构
Testbench
是一个用来验证逻辑功能是否正确的虚拟坏境，由Driver/Stimulus（输入激励）、ReferenceModel（参考模型，其输出结果是正确结果
月臻
·
2020-08-15 10:05
SNN（Spiking
Neural
Network
脉冲神经网络）
ug902-Chapter 3：High-Level Synthesis Coding Styles
文章目录UnsupportedCConstructsSystemCalls动态内存使用指针的局限性递归函数标准模板库C
TestBench
Productive
TestBench
esDesignFilesand
TestBench
FilesCombining
TestBench
andDesignFilesFunctions
jerwey
·
2020-08-15 10:24
HLS
TestBench
中的timescale 时间延迟与时间精度
在VerilogHDL模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：`timescaletime_unit/time_precision。其中，time_unit和time_precision由值1、10、和100以及单位s、ms、us、ns、ps和fs组成。例1：`time
yunhuang2010
·
2020-08-14 04:56
Hardware
FPGA-VGA显示的贪吃蛇游戏开发记录——（1）蛇头模块
FPGA-VGA显示的贪吃蛇游戏开发记录蛇头模块代码
Testbench
考试复习期间看到别人用Python写了个贪吃蛇，突然想用FPGA实现一个贪吃蛇游戏机，用VGA接口显示在电脑屏幕上。
杨少侠qy
·
2020-08-14 03:03
FPGA基础
Verilog中for/generate语句
在Verilog中除了在
Testbench
（仿真测试激励）中使用for循环语句外，在
Testbench
中for语句在生成激励信号等方面使用较普遍，
工作使我快乐
·
2020-08-14 03:50
FPGA基础进阶
Verilog初级教程（20）Verilog中的`ifdef 条件编译语句
文章目录前言正文语法示例
Testbench
文件往期回顾参考资料及推荐关注前言`ifdef条件编译语句在逻辑设计中还是很常见的，但也常见一些滥用的情况，这应该避免。应该在什么情况下使用呢？
李锐博恩
·
2020-08-14 02:04
#
数字设计基础教程
UVM验证环境--force的一种用法
Hierarchicalreferencefrompackage这些的错误，一种解决问题的办法是通过在interface中定义相应的task来实现.具体步骤如下：1.定义接口相对应的interface，将需要force的信号封装到task内；2.在
testbench
weixin_39662684
·
2020-08-13 21:04
UVM
FORCE
如何建立DO文件？
方法：1、Modelsim→File→New→Source→Do命令2、新建一个记事本，保存为.do格式仿真步骤：1、创建一个工程和工程库2、加载设计文件（包括编写好的
testbench
）3、编译源文件
qq_29141629
·
2020-08-13 16:24
FPGA
Modelsim/QuestaSim教程——DO文件篇
一、设置好
testbench
文件名。不需要写后缀名，但必须是.v,.vt,.vhd,.vht文件（注意大小写）。二、设置仿真时长。三、自动编译文件
队长-Leader
·
2020-08-13 15:59
FPGA
SystemC教程-模块和进程（Modules and Processes）
所展示的要点是创建层次结构所述sc_signal原始信道（专门）端口进程（SC_METHOD，SC_THREAD，SC_CTHREAD）一个简单的测试台（
testbench
）SystemC背景为什么要看模块和进程
macans
·
2020-08-13 12:45
硬件abc
UVM通过DPI调用C函数
UVM通过DPI调用C函数简单的
testbench
通过DPI调用sipnode的函数UVM中调用DPI简单的
testbench
通过DPI调用sipnode的函数1.在sipnode.c中使用传引用的方式传递函数参数会导致编译不通过
Snipermeng
·
2020-08-13 10:41
UVM
Perl语言学习（4）- generate_
testbench
generate_
testbench
Perl源代码运行结果Example1Example2Perl源代码#!
Snipermeng
·
2020-08-13 09:27
Perl脚本
perl
FPGA学习第三课 使用计数器
目标：实现LED1s为周期闪烁创建工程以及仿真步骤不再赘述，详见上一篇FPGA学习第二课这里直接给出代码和结果首先写一下学习本课所遇到的问题（1）注意宏定义语法，后面没有分号（2）无论是代码文件还是
testbench
ANTennaaa
·
2020-08-11 22:09
#
FPGA
fpga
Verilog语法【repeat和task】
目录1.task2.repeat3.
testbench
使用举例1.task语法格式：taskmy_task;inputa,b;inoutc;outputd,e;begin...
Jakcia
·
2020-08-11 22:36
HDL
推荐一款好用的跑仿真的开源python脚本
它支持SV/UVM或者纯verilog的
testbench
，支持lsf作业调度系统。它提供了一系列灵活的配置选项。用户可配置的文件有三个：userCli.cfg
XtremeDV
·
2020-08-11 15:09
Python
脚本语言
IC验证
YASA
python
simulation
script
Verilog实例化时的参数传递--即#的用法和defparam的用法
的用法和defparam的用法一、#号用于延时众所周知，在很多情况下，我们使用#时，是用于时序仿真中的延时，具体用法如下：#是延迟的意思，#号后面数字是延迟的数量，延迟的单位由timescale控制，比如在
Testbench
请answer1996
·
2020-08-11 14:22
FPGA初学
学习笔记 -1 IC设计 验证 -UVM学习总结
————Meiger1，验证的本质：尽可能的找出设计的bug；2，测试向量文件测试文件（
testbench
）以模拟的方式来验证逻辑时序的正确性，以源的方式来激励用户编写的逻辑功能模块。
meiger
·
2020-08-11 13:04
IC
Verilog实现的UART串口 RX模块与
testbench
代码
如图所示.本串口RX模块包含RX信号线，时钟Clk、接收完成标志rdsig，数据错误dataerror（奇偶校验），格式错误（停止位）、数据接收结果dataout[7:0]。基于这样的结构。以下是模块的Verilog实现代码，其中一些变量名有所改变：UART_RX:`timescale1ns/1ps//////////////////////////////////////////////////
嵌入式系统攻城狮
·
2020-08-11 12:14
RISC存储程序机的设计与综合
RISC_SPM：处理器2、RISC_SPM：ALU3、RISC_SPM：控制器4、RISC_SPM：指令集5、RISC_SPM：控制器设计顶层模块RISC_SPM处理器ALU控制器6、RISC_SPM：程序执行
testbench
Jan_zcn
·
2020-08-10 17:51
Verilog
HDL——FPGA
verilog
编程语言
控制器
fpga
Verilog边看边学：顺序块begin end和并行块fork join
【实例164】：`timescale1ns/1psmodule
testbench
_top();rega1=0,b1=0,c1=
銨靜菂等芐紶
·
2020-08-09 03:04
编程语言
编程
【FPGA学习笔记】VHDL仿真
2、仿真模型：3、仿真流程图：二、
TestBench
文件的编写1、测试文件的基本机构LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtest_benchIS--
米多奇米饼
·
2020-08-09 03:41
FPGA
fpga
vhdl
仿真器
verilog 里面，always，assign和always@(*)区别
2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如
testbench
里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成always#25CLK_50Mhz
长弓的坚持
·
2020-08-09 02:47
verilog event 用法
在
testbench
中，可以使用event变量触发事件。
weixin_30938149
·
2020-08-09 00:17
关于Verilog 中的for语句的探讨
在Verilog中除了在
Testbench
（仿真测试激励）中使用for循环语句外，在
Testbench
中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。
weixin_30919919
·
2020-08-09 00:44
verilog任意小数分频的实现
原理波形module代码
testbench
代码算法解析参考文档原理假设19/9分频，利用公式(19/9)*(a+b)=2a+3b===>a=8b=1即可以由8个2分频+1个3分频，在8*2+1*3=19
亓磊
·
2020-08-08 22:20
verilog
FPGA、集创赛记录
display，宏定义，自适应规模，verilog基本问题，按位与/位与20.3.11单片机与状态机FSM系统函数$clog2()求位宽生成块20.3.12python脚本写N接口的路由表20.3.14验证计划
testbench
木兮梓淅伏所伊
·
2020-08-08 20:21
NoC路由算法
SDR SDRAM控制器设计
3.3模式寄存器3.4关于SDRAM上电初始化和装载模式寄存器3.5SDRAM刷新时序3.6关于写访问3.7关于突发访问4、FPGA工程设计4.1状态机设计5、仿真测试5.1仿真模型5.2仿真项目5.2
testbench
工作使我快乐
·
2020-08-08 19:48
FPGA基础进阶
可综合的async_fifo设计（二）
本篇是继可综合的async_fifo设计（一）的下半篇，给出了
testbench
代码、测试波形及几个注意事项。
隔壁老余
·
2020-08-08 16:13
数字电路设计
FPGA设计开发
Verilog
上一页
5
6
7
8
9
10
11
12
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他