verilogHDL 第16页

手把手教你学习FPGA系列视频教程_救护车鸣笛声

本套教程主要面对FPGA初学者，本次DIY活动不仅让初学者掌握FPGA硬件电路设计以及焊接方面的知识，更重要的是让初学者学习硬件描述语言（VerilogHDL）描述数字电路，以及Quartus II、

·2015-11-08 10:39

关于FPGA软核的一些总结（microblaze && NIOS II）

在玩FPGA之前，玩了几年的单片机，对C语言驱动模块有了一定的依赖，自从开始玩FPGA，VerilogHDL驱动模块有速度快的优势，速度远远快于一般的单片机，还有并行运行的特点。

钱海峰·2015-11-06 15:10

【黑金教程笔记之001】veriloghdl 扫盲文—笔记&勘误

001_veriloghdl 扫盲文—笔记&勘误 2014/10/31 原文作者：akuei2 联系方式：blog.ednchina.con/akuei2

·2015-11-02 18:12

实现FPGA Verilog HDL与NIOS II的通信数据交换——利用AVALON总线

平时用FPGA基本都是全程用VerilogHDL编程，当遇到液晶的时候，发现Verilog的还不如C语言来的方便，但是用NIOS来编写的时候，实现NIOS与Verilog的通信又是一个问题，今天用了两种方法实现

qianhaifeng2012·2015-10-28 15:00

Wishbone B3总线Generic RAM写法

以下VerilogHDL代码符合wishbone总线B3标准协议，在Altera和Xilinx的开发工具上可以实现综合，自动推断并采用片上RAM资源，可以完成内存内容的初始化。

绿羊·2015-10-02 19:00

关于调试PLX9054的一些总结和经验

语言：VerilogHDL&C软件环境：Win7&ISE14.7硬件：工控机&PC&XilinxFPGA&PLX9054调试目的：PLX9054的Local端有3个工作模式：C,J,M。

dp_huang·2015-07-23 20:25

利用Verilog HDL实现万年历

利用VerilogHDL实现万年历by:limanjihe1.功能要求：能够显示年月日，星期，时分秒，并且实现闰年的自动调整。覆盖率不低于90%，且能通过DC综合。

limanjihe·2015-07-18 14:47

2015年lcd

FPGA_LCD1602_verilog——两忘而化其道（fei199311）〇、前言话说好像就是一年前，我用8051成功驱动了LCD1602，一年后的今天，我通过VerilogHDL描述了LCD1602

liyingjie01·2015-06-28 11:00

verilog入门经验（一） always块使用

（详细解释见VerilogHDL与数字电路设计P38）所以注意，在产生一个信号时，所有产生该信号的条件都应放在一个always块内考虑。

phenixyf·2015-06-04 17:00

[D-VI] my_second_fpga（1位加法器 Verilog HDL抽象级别 modelsim-altrea功能仿真综合器）

1my_second_fpga1.1平台OS：Win7x64EDA软件：QuartusII13.1FPGA平台：DE1-SOC1.2目标用VerilogHDL不同的抽象能力设计一个一位加法器，然后用ModelSim

雕虫小技们·2015-02-02 22:02

[D-VI] my_second_fpga（1位加法器 Verilog HDL抽象级别 modelsim-altrea功能仿真综合器）

1my_second_fpga1.1平台OS：Win7x64EDA软件：QuartusII13.1FPGA平台：DE1-SOC 1.2目标用VerilogHDL不同的抽象能力设计一个一位加法器，然后用ModelSim

misskissC·2015-02-02 22:00

D触发器Verilog描述

D触发器Verilog描述今日偶然看到一些知名企业的笔试试题，随便扫描了下，看到有几道关于FPGA/CPLD的题目，小小的编程题，用VerilogHDL或VHDL语言编触发器，脑袋转了一下，模糊似乎清晰

chenxu6·2014-12-09 20:00

Verilog HDL的常用运算符---位拼接运算符

转自：http://www.starskeys.com/blogcn/ICSJ1/146.html在VerilogHDL语言有一个特殊的运算符:位拼接运算符{}.用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作

hust_xiaowei·2014-11-25 15:57

Verilog HDL的常用运算符---位拼接运算符

转自： http://www.starskeys.com/blogcn/ICSJ1/146.html在VerilogHDL语言有一个特殊的运算符:位拼接运算符{}.用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作

qq1987924·2014-11-25 15:00

自己动手写CPU 笔记

自己动手写CPU跳转至：导航、搜索目录1处理器与MIPS2可编程逻辑器件与VerilogHDL3教学版OpenMIPS处理器蓝图4第一条指令ori5逻辑、移位与nop6移动7算术8转移9Load/Store10

cteng·2014-10-30 17:00

数字集成电路设计-13-常用模块集锦

但是像verilogHDL等HDL语言这方面做的比较弱，尤其是可综合的语法，基本没有通用的模块库供我们使用，所以编码效率会比较低。

rill_zhen·2014-09-26 23:00

FPGA设计流程

HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与VerilogHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。

kobesdu·2014-09-05 09:00

FPGA流水灯实验

源代码下载地址：http://pan.baidu.com/s/14H8D4FPGA流水灯实验花了几天通过流水灯实验把学习的verilogHDL的建模技巧总结了一下。

盛夏夜·2014-07-26 18:59

数字电路设计之同步状态机的verilog HDL实现

同步状态机的verilogHDL实现：1、状态编码：二进制编码：比较简单，使用状态向量较少，但是状态间可能会有毛刺。

Snail_Walker·2014-07-26 09:20

verilog 入门教程

verilog入门教程1.1什么是VerilogHDL?

申缘·2014-06-16 11:01

可综合&不可综合

VerilogHDL和VHDL相比有很多优点，有C语言基础的话很容易上手。

shengzhuzhu·2014-06-09 23:00

FPGA Verilog HDL 系列实例

VerilogHDL 是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。VerilogHDL 是目前应用最广泛的一种硬件描述语言。

dean_gdp·2014-05-15 11:00

数字集成电路设计-11-SystemC

如果你有C++，C以及verilogHDL的编程经验，你会发现SystemC非常容易使用。1，环境构建SystemC是在C++的基础上扩展了的一个硬件类

rill_zhen·2014-04-23 22:00

ISE布线时避免优化buf的方法_/synthesis syn_keep = 1/

URL: http://blog.csdn.net/lishufei/article/details/6080193在这个BUF两端的信号线上加上下面的属性(VerilogHDL版本)：wirebufin

wanruoqingkong·2014-03-14 11:00

Verilog中条件编译命令 `ifdef、`else、`endif 用法之1

一般情况下，VerilogHDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。

weiweiliulu·2014-02-12 14:00

Verilog HDL数据类型

URL: http://blog.csdn.net/formerman/article/details/4540628VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。

wanruoqingkong·2014-01-13 14:00

verilog程序，ISE 10.1环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”

URL: http://blog.csdn.net/jbb0523/article/details/6946899背景：Xilinx公司的FPGA ，ISE10.1开发环境， verilogHDL语言问题描述

wanruoqingkong·2014-01-09 13:00

Verilog状态机的编写学习

bbs.ednchina.com/BLOG_ARTICLE_53109.HTM时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息状态机采用VerilogHDL

wanruoqingkong·2014-01-06 17:00

Verilog HDL语言

VerilogHDL语言一．Verilog是什么？

星星and宇·2013-12-23 21:00

Quartus II modelsim使用与testbench编写

下面是如何使用modelsim进行时序仿真的步骤：建立工程led0_module.qpf，输入让led灯翻转的VerilogHDL。源代码和后面要使用到的testbench在下面链接中。

wu20093346·2013-11-08 17:00

数字集成电路设计-2-除法器的verilog简单实现

在VerilogHDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。

phenixyf·2013-11-08 16:00

关于这个博客：FPGA设计与验证笔记

软件环境:Vivado,QuestaSim；设计语言：VerilogHDL;验证语言：SystemVerilog，TCL;验证环境：UVM/OVM;希望自己能长期坚持。

sprcome·2013-06-07 22:55

FPGA 编程摘要之时钟分频及其避免锁存器

这篇帖子用于记录学习Verilog过程中的一些syntax的问题，会不断更新，有不正确的地方请各位帮忙指正:D 一.Verilog语法中的可综合性 VerilogHDL真的很强大，如果程序只用于仿真，

meic51·2013-04-11 16:00

VHDL和Verilog HDL的区别

HDL特别是VerilogHDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。

qianmianyuan·2013-04-09 22:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。

jiamianwuzhe·2013-03-08 10:00

FPGA Verilog HDL 系列实例--------卡式电话计费器

VerilogHDL之卡式电话计费器我们每天都在和手机打交道，更熟悉了打电话的各项业务，那么怎么通过VerilogHDL硬件描述语言简单的控制电话的计时计费呢，下面我们就来看看是如何实现的。

狼性天下·2012-12-16 20:56

FPGA Verilog HDL 系列实例--------直流电机PWM控制

VerilogHDL之直流电机PWM控制一、实验前知识准备在上一篇中总结了步进电机的控制，这次我将学习一下直流电机的控制，首先，我们简要了解下步进电机和直流电机的区别。

狼性天下·2012-12-16 20:55

FPGA Verilog HDL 系列实例--------十进制加减法计数器

VerilogHDL之十进制加减法计数器一、原理上面的一个实验我们介绍了二进制计数器,这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。

狼性天下·2012-12-13 21:57

FPGA Verilog HDL 系列实例--------4位二进制加减法计数器

VerilogHDL之4位二进制加减法计数器一、原理计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。计数器的种类很多。

狼性天下·2012-12-13 21:33

FPGA Verilog HDL 系列实例--------半加器与全加器

VerilogHDL之半加器与全加器一、原理算术运算式数值系统的基本功能，更是计算机中不可缺少的组成单元。

狼性天下·2012-12-13 21:58

FPGA Verilog HDL 系列实例--------8-3优先编码器

VerilogHDL之8-3优先编码器原理：在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。

狼性天下·2012-12-12 23:52

FPGA Verilog HDL 系列实例--------数据选择器

VerilogHDL之数据选择器一、原理数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。

狼性天下·2012-12-12 23:26

FPGA Verilog HDL 系列实例--------双向移位寄存器

VerilogHDL之双向移位寄存器一、原理前一个实验设计的寄存器只有寄存数据和代码的功能。有时为了处理数据，需要将寄存器中的各位数据在移位控制信号的作用下，依次向高位或是低位移动移位。

狼性天下·2012-12-12 15:55

FPGA Verilog HDL 系列实例--------二进制与格雷码的转换

VerilogHDL之二进制与格雷码的转换格雷码的特点：相邻的两个码组之间仅有一位不同。普通二进制码与格雷码之间可以相互转换。下面将作简要的介绍。

狼性天下·2012-12-12 14:47

Verilog 流水线加法器

转自：http://www.cnblogs.com/haigege/archive/2011/09/28/2194687.html《数字系统设计与VerilogHDL》上面有这么一段代码，用于实现8位4

gtatcs·2012-12-10 22:34

FPGA学习手记（一） FPGA入门及建立FPGA开发环境

FPGA学习手记（一）FPGA入门及建立FPGA开发环境一直没有勇气涉足FPGA领域，虽说在学院限选课里也学过大规模可编程逻辑器件，接触过QuartusII和VerilogHDL，但毕竟大学课程都是些理论与皮毛

风行雪舞·2012-11-28 10:00

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引言如何将C语言代码转换成verilogHDL或者VHDL呢？

rill_zhen·2012-11-22 15:00

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一、简介QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式

yuyin86·2012-10-13 14:00

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一、VerilogHDL电路仿真和验证概述仿真，也叫模拟，是通过使用EDA仿真工具，通过输入测试信号，比对输出信号（波形、文本或者VCD文件）和期望值，来确认是否得到与期望所一致的正确的设计结果，验证设计的正确性

michael_2626·2012-09-26 21:18

数字集成电路设计-2-除法器的verilog简单实现

在VerilogHDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。

rill_zhen·2012-09-10 08:00

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verilog程序，ISE 10.1环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”

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FPGA Verilog HDL 系列实例--------卡式电话计费器

FPGA Verilog HDL 系列实例--------直流电机PWM控制

FPGA Verilog HDL 系列实例--------十进制加减法计数器

FPGA Verilog HDL 系列实例--------4位二进制加减法计数器

FPGA Verilog HDL 系列实例--------半加器与全加器

FPGA Verilog HDL 系列实例--------8-3优先编码器

FPGA Verilog HDL 系列实例--------数据选择器

FPGA Verilog HDL 系列实例--------双向移位寄存器

FPGA Verilog HDL 系列实例--------二进制与格雷码的转换

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