法器

FPGA-7分频程序

Alter-FPGA、CycloneIV系列EP4CE6E22C8N芯片EP4CE6E22C8N芯片相关参数：6272个逻辑单元、30个M9K存储器模块、存储器总容量为270Kbit、15个18x18乘法器
工科路上奋斗的小白·2020-08-07 21:36

深入计算机组成原理（十八）建立数据通路（中）：指令+运算=CPU

上一讲，我们看到，要能够实现一个完整的CPU功能，除了加法器这样的电路之外，我们还需要实现其他功能的电路。其中有一些电路，和我们实现过的加法器一样，只需要给定输入，就能得到固定的输出。
小问号阿·2020-08-07 21:30

使用Quartus II进行FPGA实验之Numbers and Displays

part5：2位BCD数加法器设计一个BCD加法器即是将加法器和显示电路结合起来。
早睡身体好~·2020-08-07 20:30

深入浅出计算机组成原理：建立数据通路（中）-指令+运算=CPU（第18讲）

一、引子上一讲，我们看到，要能够实现一个完整的CPU功能，除了加法器这样的电路之外，我们还需要实现其他功能的电路。其中有一些电路，和我们实现过的加法器一样，只需要给定输入，就能得到固定的输出。
weixin_30235225·2020-08-07 19:35

数字电路基础知识——组合逻辑电路（译码器的设计、BCD译码器、3-8译码器）

数字电路基础知识——组合逻辑电路数字电路中有很多基本常用的组合逻辑电路，如编码器、译码器、数据选择器、加法器、比较器。本次主要介绍译码器、数据选择器。
摆渡沧桑·2020-08-07 19:33

【计算机组成原理】加减法器

一般是先组成一位全加器，多个全加器构成了多位的加/减法器。异或：a⊕b=(¬a∧b)∨(a∧¬b)一位全加器：其中A,B加数，C为低位进位。
台风TYPFOON·2020-08-07 17:51

计算机组成原理实验二--运算器实验（1）

三、实验内容1.利用Logisim软件设计一个全加器；2.利用Logisim软件设计一个行波进位的补码加法/减法器；3.在EL-JY-II型实验仪上
木木子！·2020-08-07 17:12

计组实验一 - 8位可控的二进制补码加减法器

实验说明：1.使用quartusII9.0完成8位可控的二进制补码加减法器2.使用VHDL语言编写代码3.学会模块化编程处理实验步骤一.先实现一位全加器libraryieee;useieee.std_logic
种子选手·2020-08-07 16:12

【连载】计算机组成原理 --- 第二章数据的表示和运算

定点数的运算定点数的移位运算，原码定点数的加减运算；补码定点数的加减运算定点数的乘除运算，溢出概念和判定方法（三）：浮点数的表示和运算1：浮点数的表示2：浮点数的加减运算（四）：算术逻辑单元ALU1：串行加法器和并行加法器
ljf_study·2020-08-07 15:26

educoder 国标码转区位码实验(详细)

打开后点击国标码转区位码，可以看到下图所示页面：点击右上角工具栏的箭头，将电路连接为如下样式：然后在滑动左侧滑块，找到“线路”，点击左侧的‘+’，在里面找到“常量”，然后拖动到如下位置：接下来我们要修改常量的值和加法器的位宽
笨笨的灰太狼·2020-08-07 13:48

第二章 运算方法和运算部件

1、基本运算部件：加法器、ALU、移位器（ALU的核心部件是加法器）基本逻辑运算和定点数加减运算：由算术逻辑部件ALU实现；乘除运算和浮点数运算：加法器/ALU和移位器2、当控制端Sub为1时，做减法；
不见蝴蝶不见君。·2020-08-07 13:38

【笔记】计算机的运算方法（四）

五、算术逻辑单元1.ALU电路2.快速进位链并行加法器串行进位链并行进位链五、算术逻辑单元  每一种算术运算的都相对应一个基本硬件配置，核心部件是加法器和寄存器。
Time-space·2020-08-07 13:09

用QuartusII实现半加器、全加器、2-4译码器、BCD码加法器、计数器、交通灯

6、交通灯实现代码modulelight(clk,set,chan,light,out);inputclk,set,chan;outputreg[1:0]light;outputreg[3:0]out;always@(posedgeclkorposedgechanorposedgeset)if(set==1)beginout=0;light=01;endelseif(chan==1)beginif
aai14236·2020-08-07 12:10

运算器设计（Logisim实现）

实验任务1、多位串行加法器和多位可控加减电路的设计（1）设计完成8位串行加法器（2）找到“☆8位可控加减
Willy__QI·2020-08-07 12:09

Verilog RTL 新手代码设计 （多路译码器、加法器、乘法器）

6.多路译码器实现3－8译码器，使用case语句实现，注意，一定要把case的情况写全，或者要加上default，代码如下：//moduletopmoduletop(IN,//inputOUT);//outputinput[2:0]IN;output[7:0]OUT;reg[7:0]OUT;//gettheOUTalways@(IN)begincase(IN)3'b000:OUT=8'b0000_
Python_banana·2020-08-07 12:07

实例化电路模块并互联

以下代码演示了在顶层模块中，把一个加法器实例化了2次。2个加法器实例对象的输入输出分别与顶层模块的
NueyLi·2020-08-07 11:21

计算机组成原理---运算器（二）

当需要减去一个数X时，可以用加上X对应的负数的补码【-x】补来代替这样，运算器里只需要一个加法器就可以了，不必为了负数的加法运算，再配一个减法器补码运算的基本操作运算的各个操作数均为补码表示，运算结果仍是补码符号位于数值一样参加运算若求和
B_Giant·2020-08-07 11:41

华中科技大学 计算机组成与原理 实验记录 【数据表示实验】

，而且理论课和实验课都在mooc上有全套视频，地址为计算机组成原理_中国大学MOOC实验所用的软件资源/测试电路也全部开放，地址为：计算机硬件系统设计_中国大学MOOC数据表示实验国标转区位码要求用加法器实现回顾
萌妹在线写报告·2020-08-07 11:38

verilog奇数分频器的问题讲解（7分频为例）

modulefenpin3(clk,clk7,rst);inputclk,rst;//设置rst的目的是当rst=1的时候给cnt0和cnt1赋初值outputclk7;reg[2:0]cnt0,cnt1;//定义两个加法器分别生成两个
@韩跑跑·2020-08-07 10:57

计算机组成原理---运算器（一）

补码以及之间的关联与区别，运算，溢出监测位移预算，原码定点数加减运算、补码定点数的加减运算、定点数乘除运算、溢出概念和判别方法浮点数的表示（浮点数的表示范围和IEEE754标准）和浮点数的加减运算串行加法器和并行加法器
B_Giant·2020-08-07 10:54

PYNQ实战笔记（二）————使用HLS构建加法器

这篇博文主要用于总结HLS构建加法器的过程与细节，最后使用PYNQ开发板进行验证。本文参考官方提供的教程。
ty_xiumud·2020-08-05 14:35

深度学习，CPU、GPU、DSP、FPGA运算能力对比

二：DSPdsp虽然主频不如cpu,但是胜在乘法器多，随随便便带16个乘法器，还是浮点的。再来个4核，8核，还有特定的算法硬件加速，所以虽然主频只有1,2g但是运算能力还是比cpu强。
青龙战·2020-08-05 13:31

1.计算机诞生、发展与数制

计算机的诞生与发展计算工具的发展算筹算盘计算尺加法器手摇式计算器差分机分析机MARKI计算机手摇式计算机：能够进行加、减、乘、除和开方运算，计算每一步都需要人工干预，没有摆脱手工操作的局限性。
zhishuiyu·2020-08-05 04:09

原码一位乘法

图4图4图4从图4我们可以发现，乘法是可以转化为加法的，这样我们就可以用到之前学习的加法器，但是很明显的问题是：1.图4的加法是需要4输入的加法器。2.对应乘数的不同位，部分积左移
w-Bridge·2020-08-05 01:41

3.微机原理和嵌入式系统

CPU结构右下：运算器算术逻辑单元ALU（核心）负责运算，数据通路包含加法器和移位寄存器、控制逻辑累加器ACC：特殊寄存器提供需要送入ALU的操作数，存储ALU结果累加：ACC+x->ACC暂存器：暂时存放需要送入
遗忘是原罪·2020-08-05 00:19

[运算放大器]佛朗哥笔记 - 有源滤波器I - 多重反馈滤波器II

状态变量(SV)滤波器也被称为KHN滤波器，它使用两个积分器和一个加法器来产生二阶低通、带通和高通响应。
LeeLeeLee钟硕·2020-08-04 22:33

简单的加法电路原理

引入 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
wzp1421166369·2020-08-04 22:28

使用循环神经网络(RNN)实现简易的二进制加法器

使用循环神经网络（RNN）实现简易的二进制加法器利用python实现简易的循环神经网络，并在一个小demo（8比特二进制加法器）上进行了验证，激活函数为logistic函数，利用反向传播算法进行训练。
_流雲·2020-08-04 21:57

OJ常见编程题

第一题：目的1、变量定义、初始化、赋值2、运算符和表达式3、输出语句System.out.println();1.作一个加法器，计算它们的和2.作一个减法器，计算它们的差3.作一个乘法器，计算它们的积4
海若Hero·2020-08-04 21:43

数字电子技术基础1——数字逻辑概论

数字电子技术基础1——数字逻辑概论1.1数字信号与数字电路衡量电路的两个主要参数：集成度：每一芯片所包含门的个数分类门的个数典型集成电路小规模最多12个逻辑门、触发器中规模12~99计数器、加法器大规模
Wilson_hhx·2020-08-04 21:52

【软件测试】QTP测试计算器

测试简单的计算器程序打开软件界面运行测试点击stop停止运行Dimnum1,num2Fornum1=-2to2step1Fornum2=-2to2step1Window("两位数加法器").WinObject
计忆芳华·2020-08-04 17:58

浅谈传感器常用Delta-SigmaADC

【先说说：ADC就是除法器】ADC就是除法器，Dout=Vin/Vref*2^n。离
qingdaohaishanhu·2020-08-04 16:18

ModelSim入门及Testbench编写——合理利用仿真才是王道

建立一个工程（依然以加法器为例）。在Assignme
oLinXi1234567·2020-08-04 16:41

用VHDL实现有限状态机

组合逻辑电路的例子包括加法器，编码器和多路复用器。例如，在加法器中，输出只是输入的总和;无论以前的输入或输出是什么都没有关系。第二种类型的数字逻辑电路是时序逻辑电路。
李家之宝树·2020-08-04 13:54

单精度浮点数加法器FPGA实现------（异号相加）

在上一篇博客单精度浮点数加法器FPGA实现------（同号相加）中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现，本次笔者将继续介绍异号相加的逻辑，下面给出verilog代码：moduleFP_ADD_diff_oper
_IRONMAN_·2020-08-04 12:36

单精度浮点数加法器FPGA实现------（同号相加）

无奈之下笔者选择了自己编写单精度浮点加法器逻辑，终于成功的解决了上述两个问题，即时钟
_IRONMAN_·2020-08-04 12:36

双极性电压测量电路 负电压测量电路 正负电压测量电路 运放OP07运用 加法器 电压跟随器

二、设计电路结果：分压电路+电压跟随器+加法器+分压电路得到0~3.3V间的电压，再通过STM32系列芯片的ADC进行采集三、测量结果：分别对-100V,0V,+100V进行测试如下图：100V输出2.5V
dingdongkk·2020-08-04 11:22

2017年电赛题目-自适应滤波器

一、加法器电路对于前级的加法器比较简单，这里贴出一种使用OPA209实现的常规做法：输入端分别输入A信号和B信号就可以
电气小能手·2020-08-04 10:43

【HDL系列】乘法器(7)——Booth中的符号位扩展技巧

目录一、无符号乘法符号位扩展原理二、有符号位乘法符号位扩展原理三、Verilog设计文介绍了基4Booth乘法器，并且设计了具有基本功能的Booth乘法器，其中在文末留下了几个有待优化的问题，本文将优化
纸上谈芯·2020-08-04 10:01

【HDL系列】除法器(1)——恢复余数法

目录一、Paper-PencilDivisionAlgorithm二、恢复余数法(RestoringDivisionAlgorithm)三、Verilog设计本期介绍二进制除法器中的恢复余数法（RestoringDivisionAlgorithm
纸上谈芯·2020-08-04 10:01

【HDL系列】乘法器(6)——Radix-4 Booth乘法器

目录一、Radix-4Booth乘法器原理二、Verilog设计一、Radix-4Booth乘法器原理上文中介绍了基2Booth乘法器，本文继续介绍基4Booth乘法器。
纸上谈芯·2020-08-04 10:01

【HDL系列】Sklansky加法器原理与设计

目录一、进位选择加法器二、Sklansky加法器三、Verilog设计Sklansky加法器是另一种并行高速的树形加法器，由Sklansky于1959年发表，该加法器对比特位进位层级分组，根据对不同比特组所有可能的进位计算所有可选的和与进位
纸上谈芯·2020-08-04 10:00

【HDL系列】Kogge-Stone加法器原理与设计

目录一、Kogge-Stone并行算法二、Kogge-Stone加法器三、Verilog设计Kogge-Stone加法器是利用PeterM.Kogge和HaroldS.Stone于1972年提出的一种并行算法生成的一种树形加法器
纸上谈芯·2020-08-04 10:00

【HDL系列】乘法器(4)——图解Wallace树

目录一、Wallace树二、Verilog设计一、Wallace树1963年，C.S.Wallace提出的一种高效快速的加法树结构，被后人称为Wallace树。其基本思想如下在其文章中描述如下：Assumingthatallsummandsaregeneratedsimultaneouslythebestpossiblefirststepistogroupthesummandsintothrees
纸上谈芯·2020-08-04 10:00

【HDL系列】Brent-Kung树形加法器原理与设计

目录一、并行加法器基本方法二、进位链计算重构原理三、Brent-Kung加法器四、Verilog设计在超前进位加法器中，其进位可以并行计算出，打破了进位链传播中当前的进位依赖于前一级的进位的关系，使得第
纸上谈芯·2020-08-04 10:00

【HDL系列】乘法器(5)——Radix-2 Booth乘法器

一、Booth乘法器原理Booth算法可以减少乘法运算中加法/减法次数，是二进制乘法补码运算的高效算法。
纸上谈芯·2020-08-04 10:00

【HDL系列】进位保存加法器原理与设计

目录一、进位保存加法器二、3:2Compressors一、进位保存加法器进位保存加法器（CarrySaveAdder，CSA）终于开启了读者见面会。在之前介绍的众多加法器的缩写中，CSA众多。
纸上谈芯·2020-08-04 10:28

【HDL系列】半加器、全加器和行波进位加法器原理与设计

目录一、半加器二、全加器三、行波进位加法器加法器是算术运算的一种，在计算机和一些处理器中被运用于算术逻辑单元ALU中或者处理器的其他部分如计算地址，加减操作等类似操作。今天。
纸上谈芯·2020-08-04 10:28

【HDL系列】进位选择加法器原理与设计

目录一、进位选择加法器二、Verilog设计前期已介绍了行波进位加法器（RippleCarryAdder,RCA）依赖于低位进位，所以具有超长的进位链和关键路径。
纸上谈芯·2020-08-04 10:28

【HDL系列】进位旁边加法器原理与设计

一、进位旁边加法器进位旁路加法器（CarrySkipAdder，CSA），也称CarryBypassAdder。
纸上谈芯·2020-08-04 10:28
上一页 23 24 25 26 27 28 29 30 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他