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硬件编程VHDL
Direct3D初始化
Objectives1、基本理解Direct3D在3D
硬件编程
中的作用2、理解COM组件在Direct3D3、学习基本图形概念，例如2D图像的储存，交换页，深度缓冲，多重采样，CPU\GPU的相互影响4
摸不着头脑蛤
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2020-08-17 04:10
Direct12
IC设计过程
这一步可以使用
Vhdl
或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for
Vhdl
）、VCS（forVerilog）Cadence的工具也就是著名的Verilog-XL
weixin_30496751
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2020-08-16 21:01
VHDL
——APB总线读写操作procedure
概述用于simulation的APB总线读写操作procedure，袁神指导，哈哈APB写操作procedureapbwrite(signalpsel:outstd_logic;signalpenable,pwrite:outstd_logic;signalpaddr:outstd_logic_vector(31downto0);signalpwdata:outstd_logic_vector(3
TiH2S
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2020-08-16 21:13
Zynq
2015总结
VHDL
从一个例子开始-----锁存器
VHDL
的学习从一个例子开始学起-----锁存器的设计。锁存器是一个简单的数字电路，下图是1位锁存器的原理图。
qq_21849797
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2020-08-16 20:27
VHDL
【Verilog HDL 训练】第 03 天
大神答案：https://t.zsxq.com/JaqzjqR1.了解目录结构：与前端相关的比如文档(doc)，仿真模型(verilog/
vhdl
)，标准单元库(synopsys/symbols)1.了解目录结构
李锐博恩
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2020-08-16 18:33
#
IC设计，verilog学习链接
id=1614&name=cpsjverilog/
VHDL
设计经验点滴http://www.blog.edu.cn/user2/rickywu/archives/2006/1078817.shtml学EDA
weixin_33943836
·
2020-08-16 16:20
用
VHDL
编写testbench激励文件
最近在做nandflash的擦写，要用
VHDL
编写激励文件做仿真，之前一直用的Verilog，现在总结如何用
VHDL
语言编写testbench。
Jakcia
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2020-08-16 13:23
HDL
VHDL
和Verilog HDL的区别
小析
VHDL
与VerilogHDL的区别学
Chen_hyer
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2020-08-16 07:45
HDL
URAT通信原理简述 &
VHDL
程序实现
UARTUART（UniversalAsynchronousReceiver/Transmitter）代表通用异步接收器/发送器。这不是像SPI和I2C这样的通信协议，而是微控制器中的物理电路或独立IC。UART的主要目的是发送和接收串行数据。有关UART的最好的事情之一是它只使用两根线在设备之间传输数据。UART通信简介在UART通信中，两个UART直接相互通信。发送UART将来自CPU等控制设
Terry 兰因
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2020-08-16 03:14
Verilog
VHDL
fpga_flow_led 小程序大注意
moduleflew_led(inputsys_clk,//定义系统时钟为输入inputsys_rst_n,//定义复位为输入outputreg[3:0]led//定义输出位宽为4的reg型led);reg[23:0]cnt;//定义24位的计数器0.2s/20ns至少24位byetalways@(posedgesys_clkornegedgesys_rst_n)//时钟信号上升沿或复位信号下降沿
吃面加香菜
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2020-08-16 01:30
fpga
fpga
verilog
作品交流：滤波器设计－陷波器仿真
Q：我是一名在校的大学生，学习通信专业，在学习杜勇老师的数字滤波器的MATLAB与FPGA实现—Xilinx/
VHDL
版，第七章的自适应陷波器的FPGA实现的时候，通过使用E7_5_NotchFilter
杜勇老师
·
2020-08-16 00:33
著作回复
VHDL
实现FIFO
FIFOFIFO缓冲器经常使用在很多设计中，成为连接具有相同或者不同时钟的子系统的桥梁，来达到临时访问的要求。下面的代码实现的是深度8字，宽度9bits的的FIFO，包含组合和同步逻辑设计。代码-------------------------------------------------------------------------------------------------------
壹零捌
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2020-08-16 00:41
FPGA
quartus——基于FPGA的LED呼吸灯设计（
VHDL
语言）
题目针对ETP-MB-1开发板，采用
VHDL
语言，设计合适的数字逻辑系统，实现4路LED灯控制，LED亮度从0~100%变化，各LED灯组合产生呼吸灯效果，每位灯按照1s周期线性亮起，按照2s周期线性熄灭
一桔子
·
2020-08-15 23:53
FPGA随笔
使用ModelSim进行时序仿真
一、准备工作首先需要EDA综合工具生成用于功能或时序仿真的网表文件（
VHDL
为.vho，Verilog为.vo），以及使用EDA仿真工具进行时序仿真时所需要的包含时序延时信息的标准延时格式输出文件（.sdo
jackinzhou
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2020-08-15 23:04
ModelSim
烦躁而无奈的一次调试-记fpga驱动ad9854
由于暑假的原因，就停停放放的，在家先把
VHDL
简单过了一遍，又反复研究了一下AD9854的datasheet。什么寄存器啊，时序啊都了解的差不多了。一个星期前开始着手编。
hunterlew
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2020-08-15 23:30
心情
System Verilog（一）声明的位置
verilog用include解决，systemverilog借用
VHDL
的package解决。
dxz44444
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2020-08-15 22:40
System
Verilog学习笔记
DDS技术之FPGA技术之LPM_ROM生成正弦波
其原理图如下：如图所示，用
VHDL
编程的话，至少需要建立一个加法器、一个锁存器以及一个ROM存储器；加法器用来累加相位或者地址
似水如风
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2020-08-15 22:58
FPGA
VHDL
呼吸灯源码解析
VHDL
呼吸灯源码解析Date:2016/10/27CSDN主页固有声明使用IEEE库和标准逻辑器件libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all
varC
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2020-08-15 22:43
vhdl
基于FPGA的
VHDL
语言呼吸灯设计
网上的各种资料讲解地不是很全，希望能把自己的思考分享给大家，一同学习。有不足的地方希望大家能指出，共同进步！1.系统概述本设计在AlteraCycloneIIEP2C35平台上，利用锁相环、计数器等数字电路，产生占空比可随时间自动变化的PWM波形，从而控制LED灯的亮度变化，实现以2s为周期的LED灯的呼吸显示效果。2.系统原理图如图1所示，input和output为输入输出模块。altpll0为
AAUfoa
·
2020-08-15 21:20
FPGA
STM32单片机的IIC
硬件编程
---查询等待方式
IIC器件是一种介于高速和低速之间的嵌入式外围设备，其实总体来说，它的速度算是比较慢的。通常情况下，速度慢的器件意味着更多的等待，这对于精益求精的嵌入式工程师来说，简直就是一个恶梦，低速器件的存取数据实在是太浪费资源。如何面对这种低速设备，而使系统运行达到最优化？我觉得应当尽可能多的使用硬件完成，这样软件的开销便会减小，系统软件不用过多的时间去等待这些数据，而专注于硬件的请求和处理。IIC协议，在
WangSanHuai2010
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2020-08-15 20:41
嵌入式软件
编程
c
嵌入式
通讯
优化
VHDL
赋值语句、顺序语句与结构描述方式
更正：把上面那句话改成“不在意”。有限状态机：libraryieee;useieee.std_logic_1164.all;entitystatusisport(clk,k:instd_logic;situation:outstd_logic_vector(1downto0));endstatus;architecturertlofstatusistypestate_typeis(s0,s1,s2
学分
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2020-08-15 19:12
VHDL
学习日志之synthesis and optimization(2)——Architecture level synthesis
2.这个是干嘛的Architecturelevelsynthesis的最终目的是将输入的behaviordescription（用
vhdl
之类的硬件语言）最终变成sequencinggraph一样的形式
Akimoto Akira
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2020-08-15 12:12
synthesis
and
optimization
HLS与RTL语言使用情况调查
经常听人说，Verilog或
VHDL
与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。
数字积木
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2020-08-15 12:29
HLS图像处理总结（一）
HLS工具以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为
vhdl
或verilog,相比于纯人工使用
weixin_30678821
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2020-08-15 11:33
高级综合（high-level-synthesis，HLS）：软件算法在FPGA上实现硬件加速的综合工具
high-level-synthesis）：软件算法在FPGA上实现硬件加速的综合工具HLS（high-level-synthesis），高级综合，将C/C++/SystemC编写的软体算法综合成RTL编码（
VHDL
Hk-
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2020-08-15 10:52
虹科FPGA-HLS
fpga
hls
hardware
算法
并行计算
UART的
VHDL
实现
串口原理标准的串口是接触到的RSR232串口，工业上用的比较多，而我们实际中使用的串口则是在这基础上的简化，只用其中三根线TXD,RXD和地线。串口通信是单线通信，数据在一根线上进行传输，而传输协议为：一帧数据的开始拉低电平，表示开始传输数据；随后串行发送8位bit位，随后紧跟1到2个码元的高电平停止位，此时一帧数据传输完毕，等待下一帧数据传输。数据的传输时间与码元宽度直接相关，而码元宽度由传输的
beautifulzc
·
2020-08-15 05:58
fpga
【数字系统】基于
VHDL
语言设计电子时钟（Quartus II开发）
采用
VHDL
语言写程序，使用QuartusII进行编程，最后在睿智四代AX4010板子上进行实验验证。二、模块设计按键消抖模块、时钟分频模块、置数模块、秒分时计数模块、蜂鸣器模块、数码管输出模块。
DwD-
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2020-08-14 21:32
专业课
QUARTUS15.0和MODELSIM联合仿真
建立工程项目建立
VHDL
文件在左边导航栏FILES中对应看到vhd后缀的文件H:\FPGA\EDA\eda_01\halfadder.vhd；也可以开始在文本中进行编辑，也可以在本地创建记事本后写入保存后修改后缀为
XuliangYu_tyut
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2020-08-14 07:47
单片机与嵌入式
FPGA
FPGA中信号的延迟
在萧大哥的博客里看到这篇博客，用
VHDL
写过这个，在实际的项目中经常需要将特定的信号延迟，这个是Verilog的学习下了。。。。
xiaph2007
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2020-08-14 04:03
(转)
VHDL
的延时理解
VHDL
中的delta延时大于零，但小于任何指定的延时（指定的延时包括after指定的惯性延时和transport指定的传输延时）。
weixin_33810006
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2020-08-14 03:08
VHDL
语言的学习笔记
VHDL
代码书写风格：数据流(DataFolw)：数据从输入到输出和信号间的传输在数据流描述中，运算时并发执行的，即并发信号赋值。数据流描述不使用进程（不像行为描述那样）和顺序信号赋值语句。
意乾坤s
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2020-08-14 03:49
学新笔记
VHDL
中的signal（信号）variable（变量）的定义与赋值
VHDL
中的signal（信号）variable（变量）的定义与赋值variable（变量）1.变量只能在process（进程）和子程序中定义和使用process(clk)variablev1:integer
cc雨落
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2020-08-14 03:06
Vhdl
VHDL
：信号、端口以及和Verilog的区别
1.信号信号是描述硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值（这决定于语句的表达方式）。这一属性与触发器的记忆功能有很好的对应关系，只是不必注明信号上数据流动的方向。信号定义的语句格式与变量相似，信号定义也可以设置初始值，定义格式是：SIGNAL信号名：数据类型:=初始值；同样，信号初
dianhuo7207
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2020-08-14 03:40
Verilog初级教程（2）Verilog HDL的初级语法
文章目录前言正文注释空格操作符数字格式字符串标识符关键字verilog修订写在最后前言学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如
VHDL
李锐博恩
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2020-08-14 02:42
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数字设计基础教程
《51单片机应用开发从入门到精通》——1.3 Keil uVision2集成开发环境
》一书中的第1章，第1.1节，作者：张华杰，更多章节内容可以访问云栖社区“异步社区”公众号查看1.4编程器的安装与使用51单片机应用开发从入门到精通除了上一小节uVision2自带的编程器，也可以采用
硬件编程
器将单片机集成开发系统上生成的
weixin_34096182
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2020-08-14 01:26
quartus-ModeliSm仿真教程
在完成
VHDL
模块的编写后，检验自己写的时序是否有误的最好方法就是进行仿真了。然而quartus是我用过的最奇怪的软件了，因为它的每个版本包含的功能都不相同。
Nokilala
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2020-08-13 22:53
FPGA
VHDL
--VGA时序控制
利用
VHDL
实现VGA的时序。
Nokilala
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2020-08-13 22:53
Blockly块语言学习
两节的智能
硬件编程
学习，发现个别孩子对语言掌握不够，对猫爪的了解很少。猫爪虽然简单，但是自学没有系统，也要花不少时间。这里向孩子们推荐学习Blockly块语言。
weixin_40897235
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2020-08-13 22:06
blockly
从
VHDL
到UVM验证平台转变的优点评估
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训由于功能变得难以理解，通过肉眼检查波形来验证FPGA设计变得越来越困难。作为一个顶级油田服务公司，BakerHughes主要设计小规模FPGA设计，通常少于10万门。但是在尺寸大小和复杂程度上一直在增加。同时，这些FPGA设计是需
路科验证
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2020-08-13 15:52
SV语言与UVM应用
IC验证培训
VHDL
UVM
FPGA
路科验证
Understand 2.5使用指南（中文）
支持多种语言，以软件维护为目标的交互式开发环境，主要有助于大型项目的新编和历史代码的理解和维护，支持的语言包括Ada，C++，C#，FORTRAN，Java，JOVIAL，Delphi/Pascal，PL/M，
VHDL
push0529
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2020-08-13 10:47
我在看书
交通控制系统
【设计要求】用
VHDL
语言设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，要求如下：（1）主、支干道各设一个红、绿、黄指示灯，LED显示（2）主干道处于常允许通行状态，支干道有车来的时候才允许通行
雷神不打雷
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2020-08-12 17:48
FPGA(Altera)
VHDL
有限状态机（单进程，双进程）交通灯示例
FiniteStateMachine有限状态机它的逻辑流程图是：注意！“当前状态”和“下一状态”的位置，我们将在下文的交通灯示例中理解。设计要求：--我们要设计一个十字路口的交通灯，就两个按钮，东西方向一个（sensor2），南北方向一个（sensor）。流程就是，东西方向为红灯，南北在走人，--这时候东西方向的人想过马路，按下sensor2,然后红变绿，东西走，南北停。然后南北的人想过马路，按下
Smile_h_ahaha
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2020-08-12 16:25
嵌入式
FPGA的IP核
IP核有两种，与工艺无关的
VHDL
程序称为软核；具有特定电路功能的集成电路版图称为硬核。
hemmingway
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2020-08-12 09:24
EDA笔记(9)--基本逻辑电路
目录一.译码器和编码器的设计1.电路设计思路2.
VHDL
程序设计--3线-8线译码器(高电平有效)3.设计总结扩展1.译码器2.编码器二.选择器和驱动电路的设计1.选择器--电路设计思路2.选择器--
VHDL
不合格的engineer
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2020-08-12 00:16
在校学习知识
EDA笔记(8)--
VHDL
描述风格
目录一.行为描述二.数据流描述三.结构描述四.总结一.行为描述1.如果
VHDL
的结构体只描述了所希望电路的功能/行为，而没有直接指明或涉及实现这些行为的硬件结构，则称为行为描述。
不合格的engineer
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2020-08-12 00:16
在校学习知识
EDA笔记(10)--状态机
目录一.状态机的设计基础1.状态机的组成2.状态机的基本操作3.状态机的种类二.一般状态机的
VHDL
设计三.一般状态机的
VHDL
设计模型四.状态机的设计总结一.状态机的设计基础1.状态机的组成2.状态机的基本操作
不合格的engineer
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2020-08-12 00:16
在校学习知识
Verilog HDL Coding Style Proposal
VerilogHDLCodingStyleProposal一、写在前面的话话说Bingo触摸FPGA也有几年了，一开始学的
VHDL
，后来跟上了时代的潮流，又自学了Verilog，一直保持到了今天，似乎早已淡忘了
weixin_33834628
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2020-08-11 23:16
学习笔记01【数字电路与逻辑设计】
大小写敏感（
VHDL
不敏感）空格
Gao_SC
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2020-08-11 20:17
数电
第零次作业
C语言是电脑编程所用的工具，是
硬件编程
的汇编语言，经过查询得知C语言主要应用在嵌入式开发,低级操
weixin_34024034
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2020-08-11 14:16
kururu的
VHDL
学习笔记
最近开始做课程设计，
VHDL
设计一个中央空调的控制程序。
afhfhfghsdf2015
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2020-08-11 11:30
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