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硬件编程VHDL
用底层代码说话：龙芯不是“中国心”
所谓发明自己的CPU我想应该是这样：1.自己老老实实自己用
VHDL
或VERILOG写ipcore（其实ipcore几十个VHD或V文件）2.用综合器一步步综合成自己的标准单元电路3.布线制版一。
lptt
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2020-09-10 14:26
十年磨一剑，霜刃未曾试。今日把示君，谁有不平事？
*;CVIplImage*src=cvLoadImage();2009
VHDL
LIBRARYieee;USEieee.std_logic_1164
anders0821
·
2020-09-10 12:24
操作系统——输入／输出
1.I/O硬件原理对于程序员来说，I/O硬件是提供给软件的接口，我们的讨论仅限于如何对
硬件编程
，而不是其内部工作原理。1.1I/O设备I/O设备可以分成两类：块设备和字符设备。
weixin_30779691
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2020-08-26 15:46
C++的反思
咱们要有点娱乐精神，关于C++的笑话数都数不清：笑话：C++是一门不吉祥的语言，据说波音公司之前用ADA为飞机
硬件编程
，一直用的好好的，后来招聘了一伙大学生，学生们说我靠还在用这么落后的语言，然后换成C
JoeySeung
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2020-08-26 13:44
【嵌入式】一招规范Verilog的if...else语句
在做FPGA、CPLD时可以选择
VHDL
语言和Verilog语言，刚接触FPGA开发，
VHDL
和Verilog都简单的接触学习了一下。
菜老越
·
2020-08-25 16:32
嵌入式
嵌入式
verilog
FPGA设计—UVM验证篇(1) Hello world
——题外话这里就不赘述UVM为何物了，做了半年多的FPGA设计验证工作，按需求一直是用
VHDL
编写测试程序，最近看了几天UVM验证方法学的书，感觉这是一种很好的验证工具，现在开始UVM的学习，于是准备用
wyf100
·
2020-08-25 00:39
FPGA开发
UVM
简单计算机系统综合设计（CPU）
学软件的我，贴一篇
硬件编程
没啥意思，纯当打发时间。基本部件数字逻辑实验中我们要求完成的有以下基本部件，使用
VHDL
源完成编程。
qnxg_wang
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2020-08-24 23:09
硬件编程VHDL
VHDL
学习之路——工具篇——modelsim-win64-10.1c的安装和基本使用
现在好多同学的操作系统都是64位的win8或者win10系统，在学习
vhdl
，安装软件时可能会遇到一些问题，下面我将介绍一些软件的安装以及基本使用的知识，希望能够帮到大家~（1）modelsim-win64
weixin_33967071
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2020-08-24 17:10
嵌入式开发需要学习什么?
相信这个问题一直是困扰很多嵌入式初学者的难题，接下来就简单说一下学习嵌入式需要学习的内容：C语言;C++;操作系统;计算机组成原理：linux编程;arm;
硬件编程
语言(FPGA);模拟电路&数字电路。
ciai7500
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2020-08-24 13:47
基于FPGA的电机控制设计（PWM）
本代码有verilog和
vhdl
两个版本。同时在modelsim和vivado自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。下图为vivado中工程文件图：下图为仿真波形图：
QQ_778132974
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2020-08-24 13:42
设计专栏分享
Python全栈（1）—— Python如何快速下载库与jupyter notebook 的基本使用
文章目录前言Python如何快速下载库jupyternotebook基本使用前言笔者最近发现学到现在，还没有认认真真系统的学一下Python，之前从c语言
硬件编程
转到Python软件编程，只是看了两本基础的
努力改掉拖延症的小白
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2020-08-24 00:49
Python全栈
verilong generate语句用法
而在Verilog-2001里，新增加的generate语句拓展了这种用法（其思想来源于
VHDL
语言）。
东升西落的月亮
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2020-08-23 08:43
Quartus II建立工程及其仿真
http://blog.sina.com.cn/s/blog_a36a3af00101ybpm.html本文以飞思卡尔的Cyclone系列的EP1C6Q240C8为目标芯片，以加法计数器的硬件描述语言（
VHDL
黑企鹅
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2020-08-23 06:36
硬件-协议
推荐一些Github上的IC资源
hw2.4SI-RISCV/e200_opensource2.5darklife/darkriscv2.6VerticalResearchGroup/miaow3.超过500星SystemVerilog项目4.超过500星的
VHDL
不忘出芯
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2020-08-23 05:22
一起学Verilog
基于
VHDL
的QuartusII和Modelsim联合仿真
网上QuartusII和Modelsim联合仿真教程大多都是用的Verilog，这里整理的是基于
VHDL
的仿真，过程貌似差不多。第一次联合仿真时需要设置ModelSim的安装路径。
Utopia_sy
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2020-08-23 05:47
FPGA
FPGA学习路线
一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。第一句话
Jerry·pi
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2020-08-23 05:05
FPGA
IIC总线随机读
VHDL
实现&FIFO实现乒乓操作&HM62256测试&定制IP核
目录如下：IIC串行总线时序分析
VHDL
编程设计专门状态机与2片异步FIFO来实现乒乓操作设计HM62256测试电路并对其仿真验证定制开发一个1-portRAM的IP核IIC串行总线时序分析①理解IIC
飞翔的哈士奇
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2020-08-23 04:28
数字系统
VHDL
语言入门整理
1.2选1多路选择器Libraryieee;Useieee.std_logic_1164.all;EntityL1isPort(a,b,s:instd_logic;y:outstd_logic);EndL1;ArchitectureoneofL1isBeginProcess(a,b,s)beginIf(s='0')thenyyyyynull;endcase;endprocess;endtwo;仿真
清溪浅水
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2020-08-22 22:58
EDA--VDHL
ASIC开发设计流程
ASIC开发设计流程1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：a)输入工具：SummitSummit公司b)仿真工具：VCS,VSSSynopsys公司c)综合器：DesignCompile
hemmingway
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2020-08-22 21:09
ASIC
ELS电子系统级FPGA设计
与Verilog与
VHDL
之类的硬件语言相比，语法与语义中的众多ESL设计语言与流行的ANSIC更为接近。
changan2001
·
2020-08-22 21:19
HLS
js中短路运算符 || &&
||与&&说到底也没啥，稍微懂点程序的，或者是搞过相关
硬件编程
的都会用到这玩意，就算是数学，中学你可能都用到过。是不是不信？
～龘龘～
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2020-08-22 20:50
javascript
react
面向 FPGA 的 ESL 工具
与硬件语言如Verilog和
VHDL
比起来，ESL设计语言在语法和语义上与流行的ANSIC比较接近。ESL与FPGA有何关系？ESL工
changan2001
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2020-08-22 20:32
HLS
4线-2线优先级编码器（含使能端且高电平有效)
真值表：ENX3X2X1X0EFY1Y00XXXX10011XXX011101XX0101001X0011000100010000100
VHDL
程序：libraryieee;useieee.std_logic
BruderLung
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2020-08-22 10:05
VHDL
每日一题-5.12-
VHDL
12.下列不是VerilogHDL的关键字（C）A.beginB.endC.alwaysD.for
VHDL
里没有always,如果要表示时序，会用进程语句process(clk)
mu_guang_
·
2020-08-22 10:53
在FPGA领域中 HLS一直是研究的重点
相比之下，诸如Verilog、
VHDL
、SystemVerilog等低层次语言，通常用来描述时钟周期精确（cycle-accur
Tiger-Li
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2020-08-22 10:41
FPGA
啥是testbench
你买了个黑古隆冬的东西,有几个引脚.人家说那叫芯片,是USB转UART芯片.你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作,这里的程序就是你所谓的
VHDL
程序.可写好了,谁知道是是正宗是水货还是山寨啊
iYUNDI
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2020-08-22 05:54
VHDL
vhdl
testbench
7月20日了
前几天下了几场暴雨，乌黑的天，心情也跟着不爽，但是还是要熬嘛，麻木的写着
VHDL
；电闪雷鸣，似乎也在抱怨着这不满的日子……今天上午，交工了，事情做完了，拖着疲惫的步伐，跌跌撞撞的回到屋里，坐下了，就不想起来了
realunicorn
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2020-08-22 03:32
心路旅程
计算机系统实验：总线实验
2019年3月6日活动：总线实验解释：3月5日时我同时写了
VHDL
和dbf文件两种格式，发现通过
vhdl
可以很轻松的实现总线要求的所有操作，同时可以很轻松的完成实验要求的r1和r2寄存器的交换操作，但是
HNU君陌
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2020-08-22 02:16
计算机系统
基于
VHDL
的交通灯设计(实训要求)
该设计基于
vhdl
程序设计，分别编译分频、计数、数码管、交通灯程序，然后将每个模块连接起
java给你对象
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2020-08-21 20:45
实训
电子信息
实训
vhdl
交通灯
基本语句
VHDL
基本语句并行语句（进程外）并行信号赋值语句（进程外）条件赋值语句WHEN-ELSE选择信号赋值语句WITH-SELECT块语句BLOCK元件定义与例化COMPONET,PORTMAP生成语句GENERATE
默微
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2020-08-21 16:03
EDA
随便谈谈网络通讯延迟和应用
定理1任何所谓的软件编程本质上都是面向
硬件编程
定理2任何软件操作的根本延迟受制于硬件循环所需要的时间计算机作为一个输入输出设备，本质上就是3个步骤，输入、处理、输出。
weixin_30915951
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2020-08-21 11:30
完整版
VHDL
设计数字电子时钟
课程设计报告一．设计要求1.进行正常的时、分、秒计时功能，二十四小时制计时2.由数码管显示24h、60min、60s3.设置时间4.整点报时5.闹钟功能二．设计实现功能该数字电子钟能够实现时、分、秒计时功能；校准时和分的功能；校准时间时秒清零的功能；整点报时的功能；三．各个设计模块描述（一）计时模块1.秒计数是由一个六十进制的计数器构成，生成元器件如下Clk：驱动秒计时器的时钟信号Clr：校准时间
有空就看看
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2020-08-21 05:20
VHDL
VHDL
电子钟
源代码
能运行
ieee
设计
电子
library
Vhdl
结构体process的存在意义和作用
VHDL
是硬件描述语言，用来描述硬件系统。硬件系统中的电路是由很多元器件构成的，从上电那一时刻起，硬件系统中所有的电路模块（元器件）将会同时开始工作，没有先后顺序。
洛神红梅花果茶丿
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2020-08-21 01:10
quartus软件使用—error:top-level design entity “xxx” is undefined
就我目前所知，有两种原因：1、顶层模块的module名没有和工程名同名解决方法：assignments—settings…点击打开，选择general，在top-levelentity标签指引下的编辑框输入
vhdl
一桔子
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2020-08-21 00:17
FPGA随笔
VHDL
及Verilog，遇到的各种编译错误及修改办法
另外，
VHDL
中的when()else语句中，when后的条件，必须是bool类型的值，其他的值，比如std_logic
evolone
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2020-08-20 23:11
VHDL
FPGA，
VHDL
报错Error (12007): Top-level design entity "xxx" is undefined
一种解决方法，保证下图两个箭头处的名称一致即可。如果仍然无法解决，可尝试以下步骤：找到导航栏中的files，并点击。然后右击Files文件夹，点击Add/Remove在下图的箭头处找到找到顶层实体文件添加就去，然后应用，OK即可。
头大的小丸子
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2020-08-20 21:03
Quartus
Quartus
m序列详解及
VHDL
语言实现
目录m序列的产生简介线性反馈移位寄存器
VHDL
语言实现代码仿真图m序列的产生简介m序列是最长线性反馈移位寄存器序列的简称，是由带线性反馈的移位寄存器产生的周期最长的序列。
行舟人
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2020-08-20 20:55
可编程逻辑器件FPGA学习-
VHDL
VHDL
源程序输入方式4种：1.原理图：直观，形象，但是移植困难，交流困难，对于复杂对象描述比较困难2硬件描述语言输入方式：纯文本方式，最普遍，易于修改、阅读和移植。
和风化雨
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2020-08-20 09:19
嵌入式系统
EDA原理及应用 个人笔记
目录1.1
VHDL
结构1.1实体和端口模式1.2结构体1.3库和库的种类1.4库和程序包的调用方法1.5配置2.1
VHDL
结构2.2
VHDL
文字规则2.2.1数字2.2.2关键词2.2.3标识符及其表述规则
hhc`
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2020-08-20 09:41
笔记
芯片设计流程笔记
IC设计有工程师的水平和性格决定，首先需要遵循其行业规范这样便于兼容性开发，仿真软件开始绘图使用硬件语言HDL将电路描述出来，常用的有HDL和Verilog，
VHDL
，程式码描述一颗IC的功能表接着对其进行检测修改
adamBug391
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2020-08-20 02:51
SoC芯片
FPGA 题目
19名词IRQ,BIOS,USB,
VHDL
,SDR20unix命令cp-r,rm,uname21用波形表示D触发器的功能22写异步D触发器的verilogmodule23WhatisPCChipset?
whm0077
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2020-08-20 02:17
module
input
存储
output
编程
stream
VHDL
属性语句之attribute 和keep
attribute属性：定义格式：attribute属性名：数据类型；attribute属性名of对象名：对象类型is值；引脚锁定的设置也能够直接写在程序文件中。这就是liyo利用所谓的引脚属性定义来完成引脚锁定。引脚属性定义的格式随各个厂家的综合器和适配器的不同而不同。下面以ALTRA中一种为例：architectureoneofmult4isattributechip_pin:string;a
火玉
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2020-08-20 01:58
VHDL
初探(一)
VHDL
入门(一)keywords:实体，结构体，进程，信号实体1.entity里面的内容需要写定义的端口有哪些，及其属性2.格式entityxxxisport();3.注：记得定义完之后要有endentity
either up or down
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2020-08-20 01:36
VHDL学习
《深入浅出玩转FPGA》笔记1~3
文章目录1初识FPGA1.1FPGA与ASIC1.2FPGA与CPLD1.3Altera与Xilinx1.4Verilog与
VHDL
1.5FPGA基本结构2应用领域2.1片上系统3开发流程该部分是书的第一部分
吉大秦少游
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2020-08-19 06:13
硬件逻辑与硬件描述
好的DSP论坛
Todesign/analyzedigital/analogfilters,FIR,IIR,FFT,DSP,
VHDL
sourcecode,step/impulseresponse,Bode/Nyquistdiagram
yuyin86
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2020-08-18 18:14
dsp
VHDL
仿真文件模版
libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitytb_ledis--Port();--不用填endtb_led;architectureBehavioraloftb_lediscomponentkey_led--声明待测试模块port(sys_clk:instd_logic;sys_rst_n:instd_logic;key:instd_logic_vec
jiangbeicaizi000
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2020-08-18 15:46
FPGA
VHDL
驱动群创 TFT LCD AT070TN92
以下为
VHDL
源码。
anhuihbo
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2020-08-18 14:58
FPGA
CISC模型微处理器设计（
VHDL
实现）
(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图图1模型机数据通路框图(3)操作控制器的逻辑框图图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，MOV（将一个数送入目的寄存器），MOV1（将
马如林
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2020-08-17 18:03
微机原理
软件工程
原理
Mixly米思齐与arduino 第一章——点亮一盏LED灯。
小编在这里要声明，小编绝对不是贬低你们的智商，因为arduino都是
硬件编程
，
硬件编程
首先要了解硬件的操作方法。
一个爱瞎BB的小学生
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2020-08-17 12:37
arduino
学习 FPGA 经验与书籍
软件编程的思想根深蒂固，看到Verilog或者
VHDL
就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
flyingleo1981
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2020-08-17 12:26
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