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AXI
AXI
4 4.0 FULL 总线协议信号详细定义
1、概述
AXI
协议是ARM制定的高速接口协议，支持在主从设备间提供高性能、高频率的系统通信。
msgoc
·
2020-07-28 04:38
interface
Qt中绘制折线
文件QT+=charts头文件#includeQT_CHARTS_USE_NAMESPACEnamespaceUi{classMainWindow;}2.创建图表有些类的对象是全局定义，如series,
axi
ppss177
·
2020-07-16 04:48
Qt
程序人生
Python数据处理numpy.median的实例讲解
计算沿指定轴的中位数返回数组元素的中位数其函数接口为：median(a,axis=None,out=None,overwrite_input=False,keepdims=False)其中各参数为：a：输入的数组；
axi
南馆潇湘 *
·
2020-07-15 23:26
python
Series 和 DataFrame 中的sort_index 方法
在DataFrame上，.sort_index(
axi
有一种宿命叫无能为力
·
2020-07-15 19:18
PYNQ开发板使用-使用DMA进行数据搬移（Simple DMA transfer 模式）
该篇是学习使用PYNQ开发板，实际上是对ZYNQPL端
AXI
_CDMA核的应用。实验步骤参照官网的教程，一步一步地做，但是由于在硬件资源布置方面与官方教程稍有出入，所以在SDK的源码里也进行了修改。
YGLeeeon
·
2020-07-15 19:30
嵌入式开发实践
PYNQ
Pandas统计分析基础（使用分组聚合进行组内计算，数据预处理）
无默认
axi
中文过六级再取名
·
2020-07-15 15:34
Python数据分析
影响FPGA时序的进位链（Carry Chain）， 你用对了么？
相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的
AXI
总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。
猫叔Rex
·
2020-07-15 12:19
FPGA
2019.6.17 Xilinx FPGA Zynq DMA驱动 Linux测试
PL端参考本文：http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.htmlhttps://blog.csdn.net/qq
Kang.lee
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2020-07-15 06:33
FPGA
嵌入式linux
Vivado设计二：zynq的PS访问PL中的自带IP核（基于zybo）
双击，ZYNQ7ProcessingSystem下面的就和设计一中有一些不一样了：选择PS-PLConfiguration，EnableM_
AXI
_GP0interface选择General，EnableClockR
weixin_34381666
·
2020-07-15 05:39
vivado设计三：一步一步生成自己的自定义IP核
开发环境：xpvivado2013.4基于
AXI
-Lite的用户自定义IP核设计这里以用户自定义led_ip为例：1.建立工程和设计一过程一样，见vivado设计一http://blog.chinaaet.com
weixin_33875564
·
2020-07-15 04:58
（一）zedboard点亮LED流水灯（PS+PL）
因为要访问LED，所以要添加
AXI
的IP(因为PS和PL之间的通信是通过
AXI
总线实现的)，这些步骤其相当于配置一个CPU。现在在vivado中配置的是基础的硬件配置，属于PL；后面可以在
wahahaguolinaiyou
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2020-07-15 02:52
zedboard
zedboard（zynqXC7Z020）入门实验之PS_GPIO的使用（MIO）
本人开发环境（其他zynq开发环境也可以的）：WIN7；ISE14.4（14.1以上就可以）；Zedboard开发板；zynq里含有双核cortex-a9，那么如何使用arm自带的GPIO口而不通过
AXI
tianhen791
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2020-07-14 23:45
zynq
多个异步请求之后统一处理数据（结合promise）
大家也可以提点意见，有没有更好的解决办法先说一下promise与axios的结合使用check:()=>{//返回一个promise对象returnnewPromise((resolve,reject)=>{
axi
Branlen
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2020-07-14 20:16
前端
PYNQ初体验--
AXI
_GPIO实验
PYNQ上跑的一个
AXI
_GPIO小例程PYNQ简介PYNQ是什么PYNQ是一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥XilinxZynqAllProgrammableSoC
来不及了，快上车
·
2020-07-14 18:03
PYNQ
PYNQ DMA
不使用CPU，OCMDDRPLQSPISMCM_GP_
AXI
接口的memoryDMA事物处理两个类型memorytomemorymemory和PLregDMA配置步骤：初始化dma的命令数据结构，主要配置传输源地址
rrr2
·
2020-07-14 18:01
PYNQ
Video IP:Video_In_to_
AXI
4-stream
GeneralDesignGuidelines7.IP配置1.介绍VideoIntoAXI4-StreamIP核用于将视频源（带有同步信号的时钟并行视频数据，即同步sync或消隐blank信号或者而后者皆有）转换成
AXI
4
风中少年01
·
2020-07-14 17:05
Vivado
DMA简介（一）
一、基本概念AXIDMA:官方解释是为内存与
AXI
4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可将CPU从数据搬移任务中解放出来。
lijq94
·
2020-07-14 13:04
xilinx 的ip
AXI
Quad SPI 使用寄存器传输数据及协议介绍
SPI协议介绍很多芯片都需要用到SPI协议进行配置，关于SPI协议有很多介绍。本人觉得下面介绍比较好，放在下方（侵权告知会删除）SPI和IIC对比https://blog.csdn.net/ce123_zhouwei/article/details/6878547其英文原文地址：http://www.byteparadigm.com/applications/introduction-to-i2c
lijq94
·
2020-07-14 13:33
xilinx 10GbE ipcore
xilinx10GbEipcore主要有
axi
4-streamdata-path和
axi
4-litecontrol-path，这两口都是接在MAC上，pcs/pma和mac通过xgmii接口和mdio接口连接
jun7118
·
2020-07-14 12:53
Zynq-Linux移植学习笔记之14-RapidIO驱动开发
1、硬件设计在vivado内进行设计时，RapidIOIP核通过
AXI
Felven
·
2020-07-14 12:15
Felven在职场
xilinx ILA抓波形后存储和查看方式
ILA抓取PCIEcore的
axi
接口信号的波形： Currently, the only way to upload captured data from an ILA core and save it
idleperson
·
2020-07-14 11:42
fpga开发流程
【FPGA设计_180110】vdma的使用
参考资料：pg020_
axi
_vdma.pdfVDMA可以在内存和数据流之间做切换，从而实现一些类似于帧率切换，数据加载等功能，下面简单描述一下vdma的使用，方便后续调试。
carlsun80
·
2020-07-14 08:26
FPGA
三、vivado硬件调试
选择
axi
_gpio_0_GPIO接口，右键选择MAKEDebug。该接线已被标记为调试：用同样的方法把下图的两个接口线也调试。保存工程，单击RunSynthesis对工程进行综合。
魔亦有道
·
2020-07-14 02:49
Zedboard学习
vivado入门与提高
Xilinx 1588驱动分析
timer_1588_v2_0@a0080000{clock-names="systemtimer_clk","s_
axi
_aclk";clocks=;compatible="xlnx,timer-1588
mr_xiaogui
·
2020-07-14 01:20
linux
AXI
总线简介
目录：0.绪论1.简介1.1关于
AXI
协议1.2
AXI
架构2.信号描述3.信号接口要求3.1时钟复位3.2基本读写传输3.3传输结构0.绪论
AXI
是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为
液态冰
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2020-07-13 22:31
总线协议
最近的工作
2.最近用到CDMA,调了好久,CDMA有两个
AXI
端口,一个S_
AXI
，一个M_
AXI
，好像是不能绕回连在一个Interconne
苍白的手漆黑的刀
·
2020-07-13 14:07
杂谈
工作
verilog 实现 IIC
verilog实现IIC协议算是一个简单的IP核,本来是挂在
AXI
总线上,可以通过microblaze对其进行配置。
苍白的手漆黑的刀
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2020-07-13 14:07
FPGA
BPI-F2S FPGA 套装 Sunplus 官方教学网站，中文资料从网站下载
携手重庆双芯科技共同推出基于ARM4核CotexA7CPU的SP7021SoC开放创新验证平台；以高性价提供如下功能：支持130万门ASICgatecountIP的验证及快速产品化；支持业界标准通用的
AXI
3
sinovoip
·
2020-07-13 13:51
产品与方案
fpga
fpga/cpld
开源硬件
raspberry
pi
人工智能
axios 处理 302 状态码
思考googleaxios302handle看到axiosgithub上的两个讨论https://github.com/axios/
axi
orangleliu
·
2020-07-13 08:27
前端
STM32H743从RAM启动异常的案例分享~
芯片内部有多个SRAM区域，先考虑将代码放到D1域的
AXI
_SRAM里去运行，其它堆栈数据使用D1域的DTCM
嵌入式资讯精选
·
2020-07-13 00:05
Jtag To
Axi
4 debug 读写寄存器的tcl脚本封装
把下列代码保存为.tcl或者.txt文本保存在某个路径下打开vivado,在tclconcle中输入“source文件路径”，将脚本加载至工具中后，例如读寄存器地址32'h12345678的命令为："ReadReg0x12345678"，此时便会返回寄存器的值，而不用每次都输入繁琐的一串命令。写命寄存器则需要输入地址和数据，例如写寄存器地址32‘h12345678的值为0x3,"WriteReg0
weixin_30823001
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2020-07-12 07:30
从零开始之驱动发开、linux驱动（六十一、PL330 DMA控制器）
介绍首先简单介绍下什么是DMAC（DirectMemoryAccessController），DMAC是一个自适应先进的微控制器总线体系的控制器，它由ARM公司设计并基于PrimeCell技术标准，DMAC提供了一个
AXI
to_run_away
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2020-07-11 15:18
从零开始系列
从零开始学linux驱动
怎么用Pandas DataFrame统计每一行0值的个数？
[0,0,1,0,1],'c':[0,0,0,0,0]})in[35]:dfOut[35]:abc01001000201031004310in[36]:(df==0).astype(int).sum(
axi
起个名字好难.JPG
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2020-07-11 10:14
PYTHON
基于TcL脚本生成xsdk工程及编译
表1开发板型号是否支持本实验TLZ7x-EasyEVM支持TLZ7xH-EVM支持本文以光盘"All-Programmable-SoC-demos\tl-
axi
-gpio-led-demo"例程为例，演示使用
Tronlong_
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2020-07-11 00:15
Zynq-7045
产品说明
FPGA------------ SRIO通信（1）发送
外部控制单元，SWR_fifo，
AXI
_fifo，SRIOIP核。之间的主要连线关系如图所示。二、外部控制单元。此单元用来产生需要发送的数据data以及写使能信号wen。主要产生的过程比较简单。
阳光非宅男
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2020-07-10 14:59
FPGA
Vue后台管理系统用户认证封装
vuex":"^3.1.0","babel-polyfill":"^6.26.0","element-ui":"^2.9.1","vue":"^2.5.2","vue-router":"^3.0.1","
axi
helloxielan
·
2020-07-10 07:34
写一下numpy与pandas的axis问题
onethreefouro023c467u81011n121415numpyarrOut[188]:array([[1,2,3],[4,5,6],[7,8,9]])arr.sum(1)Out[189]:array([6,15,24])乱了吧，原因是没有理解
axi
Alistair
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2020-07-10 04:24
突发！iOS系统惊现史诗级漏洞
9月27日，黑客@
axi
0mX发布了他的checkm8SecureROM（BootROM）漏洞，该漏洞兼容iPhone4S、iPhone5、iPhone5C、iPhone5S、iPho
qssec__com
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2020-07-10 01:12
安全资讯
python中Series 和 DataFrame 中的sort_index 方法
在DataFrame上，.sort_index(
axi
努力学习机器学习
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2020-07-10 00:34
基于FPGA的
AXI
协议讲解(2)
基于FPGA的
AXI
_Full协议讲解参考文献项目简述
AXI
_Full读协议VIVADO建立
AXI
4_FullIPAXI_Full读项目
AXI
_Full读协议代码PS端代码下板测试
AXI
_Full写项目
朽月
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2020-07-09 05:44
FPGA
三维物体AABB碰撞检测算法
其中，AABB（
axi
yingfeng2
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2020-07-08 09:28
cocos2d-x
关于3d
ZYNQ基础----通过
AXI
4接口向内存中写入数据
AXI
4写相关通道 在前面的
AXI
接口部分介绍了有关
AXI
接口的通道和时序。在这一篇博客实现一个
AXI
4的接口，用来向内存中写入数据。
black_pigeon
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2020-07-08 01:08
ZYNQ
【详细】VUE中使用axios (Error in mounted hook: "TypeError: Cannot read property 'XXX' of undefined" 解决)
中引用importaxiosfrom'axios'【重点】改写为Vue原型属性Vue.prototype.axios=axiosaxios不能像其他组件一样通过Vue.use()直接被引用Vue.use(
axi
小天才程序员
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2020-07-08 01:39
Vue踩坑日记
参考设计，实现简单的
AXI
-M接口的DMA功能
`timescale1ns/1psmodulemyip_v3_M00_
AXI
#(//Userstoaddparametershere//Userparametersends//Donotmodifytheparametersbeyondthisline
尼古拉斯糖果
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2020-07-07 18:37
code
随笔~~fifo的简单实现（ise）
1.在ise软件中，调用了一个8x256的同步fifoIP核，其主要配置如下图所示，接口类型选择了Native,而
AXI
4类型
逍遥~
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2020-07-07 12:08
FPGA
简单易懂的
AXI
_Lite 总线详解
简单易懂的
AXI
_Lite总线详解1、前言
AXI
_LITE协议主要应用于Xilinx的ZYNQ芯片构架下的ARM和FPGA之间的数据读写，更偏向于单个寄存器的读写。
胡闹儿
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2020-07-07 09:09
ZYNQ基础
FPGA
AXI总线
ZYNQ:GPIO、MIO、EMIO 简洁笔记（含实验程序）
概述：最近开始学习ZYNQ的嵌入式部分，在这里对GPIO,MIO,EMIO做一个简单整理，并做一个通过使用GPIO外设通过MIO控制PS端的LED的简单实验，后面会补上
AXI
部分笔记。
千歌叹尽执夏
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2020-07-06 19:33
FPGA
ug871-vivado-high-level-synthesis-tutorial第4章lab4中文
接口综合lab4:实现
AXI
4接口概述这个练习说明了在I/O端口中指定
AXI
4总线接口，这个练习除了增加
AXI
4接口外还展示了如何创建一个用接口和逻辑指令一起优化的设计。
zhulei5478565
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2020-07-06 13:07
Xilinx中DDS IP的讲解与使用
这篇博客我们也首次引入了Xilinx中blockdesign的设计方法，由于
AXI
4总线的出
朽月
·
2020-07-06 12:23
FPGA
PS通过
AXI
-lite读取PL端数据
1，创建
AXI
-lite总线的IP，并加上自己的逻辑，注意：一定要编译（保证ip无逻辑和功能错误）；同一个reg不能在多个always中驱动；所以如果是PS读PL的reg，那么总线就不能写该reg，如果一定要写
zhangduojia
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2020-07-06 12:48
fpga
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