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AXI
利用向量积（叉积）计算三角形的面积和多边形的面积
求三角形ABC的面积，根据向量积的意义，得到：a=
axi
+ayj+azk;b=bxi+byj+bzk
weixin_34370347
·
2020-08-15 16:22
DMA测试（Direct Register Mode）（PS + PL）
ZedBorad–（5）嵌入式Linux下的DMA测试（PS+PL）本文将详细介绍如何在ZedBorad上使用
AXI
接口的DMAIP核。
weiweiliulu
·
2020-08-15 16:11
zynq
xilinx
FPGA
Vivado创建带
AXI
slave接口的IP—PS控制PL侧的LED
目录1.1创建AXIslaveIP1.2修改AXIslaveIP的2个文件1.3重新封装IP1.4新建BD添加IP（PScoreIP+AXIslaveIP）1.5修改PScoreIP1.5.1引出DDR端口1.5.2引出FIXED_IO端口1.5.3DDR配置1.6引出myip_v1_0_0的GPIO_LED端口1.7更新BD1.7.1GeneratetheOutputProducts1.7.2C
weiweiliulu
·
2020-08-15 16:08
FPGA
zynq
利用向量积（叉积）计算三角形的面积和多边形的面积
求三角形ABC的面积，根据向量积的意义，得到：a=
axi
+ayj+azk;b=bxi+byj+bzk
NGUper
·
2020-08-15 16:25
ACM_知识讲解
vue2.0中axios拦截详细说明
axios以及elementui中的loading和message组件importaxiosfrom'axios'import{Loading,Message}from'element-ui'//超时时间
axi
mschange
·
2020-08-15 13:40
vue
axios
Vivado下创建一个带BSP驱动的IP
跟着教程一路来到第十一章自定义IP实验这里，将会把一个带有
AXI
总线的PWM的IP连到PS上，在自定义IP的时候，我注意到了IP内包含的文件包括SoftwareD
Godenfreemans
·
2020-08-15 12:07
FPGA
ZYNQ
AXI
DMA
此文是转载自http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.html我在测试AXIDMA时参考了这个文章，调通了xilinx
weilxuext
·
2020-08-15 11:49
AXI
STREAM ,AXIS总线的理解
全兼容ZEDBOARD开发板子SYSCLK.TAOBAO.COM1，VALID和READY是所有
AXI
总线必须有的，VALID是MASTER告诉SLAVE数据已经展现在了总线上了，你可以取走了，而READY
mcupro
·
2020-08-15 11:22
ZYNQ7
OV7670
VERILOG
FPGA
AXI
_DMAC的寄存器说明
来自：https://wiki.analog.com/resources/fpga/docs/hdl/regmap#folded_1ef0a96bdee03491ff600d93e2c50767_1这里是ADI提供的DMAC，不是XILINX的VIVADO自带的。请注意区分！AddressBitsNameTypeDefaultDescriptionDWORD0x000VERSIONVersiono
mcupro
·
2020-08-15 11:51
一个易用的
AXI
_LITE转接模块 [视频提纲]
我们在做
AXI
_LITE外设时候，需要在大量的例子代码里面加入自己的寄存器和逻辑。不但麻烦而且很容易出错。这里给大家推荐一个转接口的模块，将
AXI
接口转换成非常简单的pcore寄存器读写操作。
mcupro
·
2020-08-15 11:51
ZEDBOARD
VERILOG
ZYNQ7
axios基本用法
axios模块之后importaxiosfrom'axios';//安装方法npminstallaxios//或bowerinstallaxios当然也可以用script引入axios提供了一下几种请求方式
axi
yangwensheng1122
·
2020-08-15 09:07
vue
模块
axios
2019年牛客多校第五场(BC)
B:generator1题意给你x0,x1,a,b,xi=
axi
−1+bxi−2x_0,x_1,a,b,x_i=ax_{i-1}+bx_{i-2}x0,x1,a,b,xi=
axi
−1+bxi−2让你求出
henu_jizhideqingwa
·
2020-08-15 06:47
题解
多校
（**）Vivado常见错误及其修改
blockdesign的连接问题：--------------------接线不匹配[BD41-237]BusInterfacepropertyTDATA_NUM_BYTESdoesnotmatchbetween/v_
axi
4s_vid_out
knitzj
·
2020-08-14 19:37
FPGA(现场可编程门正列)
axios的拦截请求与响应
/store/store.js'axios不能use哦//请求拦截（配置发送请求的信息）
axi
小腰精
·
2020-08-14 18:12
E2.8 QoS Accept signaling
AXI
4introducedtwointerfacesignalstoindicatetheQoSvalueofatransaction.AMBA5introducedtwoadditionalinterfacesignalsthatenableaslavetoindicatetheminimumQoSvalueoftransactionsthatitaccepts.TheQoS_Acceptpr
wanggongzhen1983
·
2020-08-14 03:14
AMBA
AMBA®
AXI
and
ACE
Protocol
Specification
Xmanager 连接 AIX 系统
1、检测
AXI
系统中所需要的软件包[root@/soft/database/Disk1aix211]#lslpp-l|grep-ix11X11.Dt.ToolTalk5.3.9.0COMMITTEDAIXCDEToolTalk
weixin_34008784
·
2020-08-14 01:55
AXI
学习笔记-1
本文首发于个人博客1.
AXI
总线结构
AXI
总线由5个通道构成：通道名称通道功能数据流向readaddress读地址通道主机->从机readdata读数据通道（包括数据通道和读响应通道）从机->主机writeaddress
月见樽
·
2020-08-13 22:56
AHB笔记
AHB，
AXI
也是看过很多次了，最近要准备UVM环境的amba，总结一下之前忘记的。
南方铁匠
·
2020-08-13 14:58
SOC
uvaoj 12169 Disgruntled Judge 扩展欧几里得算法
uvaoj12169DisgruntledJudge扩展欧几里得算法一个裁判，找了3个整数x1,a和b，按照递推公式xi=(
axi
-1+b)%10001，计算出了一个长度为2n的序列，n是测试数据的组数
gwq5210
·
2020-08-13 14:02
数论
uvaoj
3.vue引入axios全局配置
vue_05（3）引入axios：cnpminstallaxios--save2.全局配置axios（1）src目录下创建util\HttpRequestUtil.js1importaxiosfrom'
axi
dilinying2838
·
2020-08-12 16:14
Linux下DB2指令总结
listactivedatabasesActiveDatabasesDatabasename=LAISDBApplicationsconnectedcurrently=529Databasepath=/db2/laisdb/db2
axi
dekejiao5921
·
2020-08-12 16:09
VUE使用axios请求封装工具使用
PromiseAPI拦截请求和响应转换请求和响应数据取消请求自动转换JSON数据客户端支持防止CSRF/XSRFnpm安装$npminstallaxiosaxios工具JSimportaxiosfrom'
axi
定格我的天空
·
2020-08-12 15:57
VUE前端
【vivado IP核】第1篇：很全很详细的FIFO Generator IP核的使用规则
2概述（1）最大支持500M（2）支持三种接口：NativeinterfaceFIFOs、AXIMemoryMappedinterfaceFIFOs、
AXI
4-StreaminterfaceFIFOs（
黑猫奥利奥
·
2020-08-12 11:50
黑猫的FPGA知识合集
fpga
fpga/cpld
xilinx
IP核
IC
IP核读写逻辑总结
a.输入信号：InputNameRemarkS_
AXI
_ACLK全局时钟信号S_
AXI
_ARESETN全局复位信号S_
AXI
_AWADDR写地址信号主机发送，从机接收S_
AXI
_AWPROT写通道保护信号这个信号标志着传输的特权与安全
真诚的刘同学
·
2020-08-12 10:42
关于zynq
axis2 生成webservice客户端jar及使用
download.html我下载的这个：axis2-1.7.4-bin.zipaxis2构建webService客户端代码ant把构建完成的代码打成jar包1、wsdl2java命令生成客户端源文件D:\
axi
midWander
·
2020-08-11 20:52
grails
vue中状态管理器中几种写法（解构赋值和辅助函数的写法）
基础版状态中的写法exportdefault{state:{kindlist:[1,2,3]},getters:{},actions:{getKindList(context){//context是默认的参数
axi
AI-luffy
·
2020-08-11 10:36
vue
axios与接口封装
/**axios封装*请求拦截、相应拦截、错误统一处理*/////在http.js中引入importaxiosfrom'
axi
少年广坤的烦恼
·
2020-08-09 15:07
前端
Vue2.0与 [百度地图] 结合使用———vue+webpack+axios+百度地图实现组件之间的通信
$http=
axi
暖宝宝兰宝宝
·
2020-08-09 12:01
vue
201905/16 膜你赛 日程表
准备了一个日程表来安排他的暑假生活.一共有n件事情，编号为1;2;:::;n，第i件事情的难度为i.小C将整个暑假划分为m个时刻，并设定了三个正整数a;b;c.然后，小C定义了一个数列fxig，满足：x0=0;xi=(
axi
ZarOuaoan
·
2020-08-09 11:39
常见技巧
#多个异步请求同步返回后再执行下一步的解决方案($axios与Promise)
此时需要对两者进行匹配，以在菜单树得到默认选中状态）2.需求分析：此时是两个axios请求，而在两次异步请求都完成之后再对两者的返回数据进行匹配处理（其实，先执行一个axios然后在它返回数据后再调用另外一个
axi
忘却留疤
·
2020-08-09 10:41
vue-坑坑
FPGA计算性能优化--数据运行优化1
常规的数据传输类型有：（1）Scalar:常量经常通过
AXI
_lite协议传输。（2）Array:数组包含多个数据值，并且可有效的使
xiuxin121
·
2020-08-09 03:05
FPGA
sdsoc
Python中numpy.stack()函数最形象易懂的理解
入口参数2
axi
bestwty
·
2020-08-09 02:22
python
内核启动错误：use vmalloc= to increase size.
PCIE-RC组件，启动时发现如下错误：vmapallocationforsize268439552failed:usevmalloc=toincreasesize.xilinx-pciea0000000.
axi
-pcie
tea1896
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2020-08-08 21:50
xilinx-zynq系列开发
小白学习图像处理7——Hough变换检测直线
程序代码1、程序片段2、总程序四、matlab的hough函数一、Hough变换的原理1、过定点的直线方程 在xoy平面给定一个点P(xi,yi)，则过点P的一条直线可以用表示为（直线x=C除外）：yi=
axi
我有两颗糖
·
2020-08-08 20:02
数字图像处理
AXI
4-Stream协议总结
AXI
4-Stream去掉了地址项，允许无限制的数据突发传输规模；现总结一下
axi
_stream:1)valid和ready实现握手；2)strb按照byte指定data中的哪个byte是地址信息或者数据信息
宁静海111
·
2020-08-08 18:50
xilinx
天池：零样本目标识别新手笔记2
特征表示，并对每类特征除和使用的vgg16处理后的特征文件如下：模型的关键之处在于：该部分主要代码如下：defnormalline(data):fori,csinenumerate(np.sum(data,
axi
李上花开
·
2020-08-08 18:49
python与人工睿智
机器学习入门与放弃
zynqMP
axi
-dma详解
AXIDMA:1.基本介绍官方解释是为内存与
AXI
4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可将CPU从数据搬移任务中解放出来。
DSP小胖
·
2020-08-08 17:43
zynqMP
深入
AXI
4 总线（三）突发传输机制
本文参考AMBA®AXIandACEProtocolSpecification来写本系列我想深入探寻
AXI
4总线。不过事情总是这样，不能我说想深入就深入。当前我对
AXI
总线的理解尚谈不上深入。
简单同学
·
2020-08-08 17:34
AXI介绍
AXI
burst机制
【OpenHW参赛手记】
AXI
-Stream接口介绍
AXI
4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。当然它也可以用于连接多个主机和从机。
卜居
·
2020-08-08 17:11
nic-400
这和AHB/
AXI
是什么关系呢？CorelinkNIC-400是ARM的一个interconnectIP,用于连接busmaster和slave的。AHB/
AXI
只是用于总线协议。
fgupupup
·
2020-08-08 15:39
AHB
AXI
协议整理
valid/ready协议，1，valid/ready协议
axi
协议是典型的基于valid/ready协议的总线协议。valid/ready协议的优势就是master和slave的相对独立性比较好。
better_xiaoxuan
·
2020-08-08 14:57
IC验证
AXI
的乱序操作
Cachable和bufferable一个Master发出一个读写的request，中间要经过很多Buffer，最后才能送到memory。这些Buffer的添加是为了outstanding，timing，performance等。Buffer有两种类型：一种FIFO结构，仅仅就是保存发送Request给下一级或者返回Response给上一级。还有一种Buffer,在接受了上一级的Request之后
better_xiaoxuan
·
2020-08-08 14:26
IC设计
Xilinx
AXI
4-Stream-FIFO 使用提示
AXI
4FIFOsoperateonlyinFirst-WordFall-Throughmode.TheFirst-WordFall-Through(FWFT)featureprovidestheabilitytolookaheadtothenextwordavailablefromtheFIFOwithoutissuingareadoperation.Whendataisavailableint
LnTigerLn
·
2020-08-08 12:36
FPGA
Xilinx
7-Series
Xilinx
AXI
-memory接口 转
AXI
-stream 接口（含源码）
AXI
-memory接口转
AXI
-stream接口
AXI
-memory接口介绍具体详情可以查看源码。
hpqztsc
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2020-08-08 12:21
FPGA
AXI-Memory
AXI-Stream
【OpenHW参赛手记】
AXI
-Stream接口开发详细流程
2.在XPS中，添加一个
AXI
-DMA模块，配置界面如图1所示。图1
AXI
-DMA模块配置其余参数默认。SG模块如果选上，那么后面软件控制会相对复杂一些。
卜居
·
2020-08-08 11:12
zynq7000平台
AXI
_lite与Native FIFO接口设计
在PL部分做了接口逻辑，其中用到了FIFO做数据缓冲，而zynq的PS与PL之间是
AXI
接口，于是乎问题来了：FIFO写入部分是自定义逻辑，而FIFO读出则是用AXIlite接口，google了一下，没找到相关参考
at91rm9200
·
2020-08-07 12:17
嵌入式系统
用vue怎么做一个短信验证码？实例展示
控制倒计时变化，都在data中定义，sendAuthCode:true,codeTime:0,然后写getCode方法getCode(){console.log(this.ruleForm.phone);
axi
RjwWorld
·
2020-08-05 18:47
表单
axios基本用法
axios模块之后importaxiosfrom'axios';//安装方法npminstallaxios//或bowerinstallaxios当然也可以用script引入axios提供了一下几种请求方式
axi
dianfenju4557
·
2020-08-05 17:52
接口综合参考（Interface Synthesis Reference）
ap_noneap_stableap_hs(ap_ack,ap_vld,andap_ovld)ap_ackap_vldap_ovldap_memory,bramap_fifoap_busaxiss_axilitem_
axi
有点小意思
·
2020-08-05 15:01
ZYNQ-FPGA
FPGA实践教程（六）
AXI
-Lite实现PS与PL通信
背景：PS与PL的通信方式有
AXI
4，
AXI
-Lite，
AXI
-Stream。之前实现的为
AXI
-Streams（sidechannel），并且编译环境为linux编译环境。
祥瑞Coding
·
2020-08-05 15:45
FPGA
c/c++
FPGA实践教程
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