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Linux
AXI
xilinx 自定义IP 生成vhdl文件 探索
//大结构就两个entitymy_
axi
_ipis，architectureIMPofmy_
axi
_ipis////architectureIMPofmy_
axi
_ipis里面有两个元件调用一个是自定义
weixin_30349597
·
2020-07-05 20:51
ZYNQ petalinux 设备树驱动双DMA循环切换传输数据
通过
axi
-gpio启动数据源产生数据，数据流再通过DMA切换模块分批次将数据送往DMA。每个DMA发送20万
四叶草听雪
·
2020-07-05 19:25
ZYNQ 在linux 通过
AXI
_GPIO操作电平
在petalinux通过
AXI
_GPIO操作电平,以zynq为例，vivado工程：
axi
_gpio_n都是选择的一位输出：管脚约束：set_propertySEVERITY{Warning}[get_drc_checksUCIO
四叶草听雪
·
2020-07-05 19:24
Zynq的PL-PS中断在设备树中的描述
http://blog.csdn.net/klaus_wei/article/details/42915545dma-channel@40400000{compatible="xlnx,
axi
-dma-mm2s-channel
躺着的树懒
·
2020-07-05 19:34
4. MIZ7035 HDMI测试【PCIE视频传输】
1MIZ7035的HDMI工程建立将上次用到的MIG_
AXI
工程拿来进行HDMI的工程建立。不像ZCU102的开发板那样用GT收发器，MIZ7035的HDMI接口是靠PL的逻辑来实现输入输出的。
vacajk
·
2020-07-05 19:27
Xilinx
FPGA
ZYNQ学习：GPIO、MIO、EMIO的区别
芯片型号：XC7Z010-1CLG400CVivado版本：2016.1点亮流水灯，共使用了三种方式：（1）PS通过MIO点亮PS端LED（2）PS通过EMIO点亮PL端LED（3）PS通过
AXI
点亮PL
FPGA难得一P
·
2020-07-05 19:50
ZYNQ基础
接口与协议学习笔记-AMBA片上通信协议_APB_AHB_
AXI
_
AXI
4不同版本（二）
随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线标准。其中，由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA协议的演进AMBA1只有A
Paul安
·
2020-07-05 18:36
Xilinx ZYNQ 7000+Vivado2015.2系列（六）创建一个基于
AXI
总线的GPIO IP并使用
前言：FPGA+ARM是ZYNQ的特点，那么PL部分怎么和ARM通信呢，依靠的就是
AXI
总线。这个实验是创建一个基于
AXI
总线的GPIOIP，利用PL的资源来扩充GPIO资源。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（十五）
AXI
Timer 用户定时器中断控制LED
前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统。板子：zc702。实现功能如下：1.通过串口打印信息询问你要按SW5还是SW7；2.当正确的按键被按下，定时器启动，关闭ledDS23；3.当定时器溢出后触发中断，开启DS23，系统回到1。我们用一个AXIGPIO连接到SW5，EMIO连接SW7，MIO连接DS
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察
AXI
总线读、写时各信号的时序
前面一节我们学会了创建基于
AXI
总线的IP，但是对于
AXI
协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察
AXI
总线的信号。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、
AXI
_GPIO
前言：ZYNQ7000有三种GPIO：MIO，EMIO，
AXI
_GPIOMIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；
AXI
_GPIO
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于
AXI
总线）
上一节我们观察了
AXI
总线的信号，了解了基于
AXI
总线读写的时序，这一节我们继续探索基于
AXI
总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
AXI
4协议学习（二）：burst & 读写response
复习：
AXI
协议中用到的一些术语AXITransaction：thecompletesetofrequiredoperationsontheAXIbusformtheAXITransactionAXIBurst
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
AXI
4协议学习（三） Transaction属性（ARCACHE和AWCACHE信号）
Modifiable和Non-modifiabletransaction注：用AxCACHE[3:0]表示ARCACHE[3:0]信号或者AWCACHE[3:0]信号Non-modifiabletransaction★Non-modifiable：当AxCACHE[1]=Low，则是Non-modifiable★Non-modifiabletransaction不能被拆分成多个transactio
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
AXI
4协议学习（一）：VALID和READY握手信号
建议读者参考"AMBA®
AXI
™andACE™ProtocolSpecification：
AXI
3™,
AXI
4™,andAXI4-Lite™ACEandACE-Lite™"下载地址链接：https://
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
Xilinx FPGA Microblaze
AXI
_IIC使用方法及心得
本次先着重讲下
AXI
_IIC核的使用，后续还会包括以下模块UART_
AXI
核使用及
AXI
总线详解QSPI_
AXI
核的使用
AXI
_DMA与
AXI
_FIFO使用，实现PS与PL端数据
NjustMEMS_ZJ
·
2020-07-05 17:40
ZYNQ
基础教程
ZCU102板上PS端的E2PROM读写（XIICPS）
目录0前言1平台1.1开发板资源说明1.2如何使用TCA9548A1.3如何使用EEPROMM24C082主程序2.1器件初始化2.2主要代码0前言之前介绍了
AXI
_IIC的使用，这次为了直接使用ZCU102
NjustMEMS_ZJ
·
2020-07-05 17:40
ZYNQ
AXI
_Slave 代码心得体会
Slaveregisterreadenableisassertedwhenvalidaddressisavailable//andtheslaveisreadytoacceptthereadaddress.assignslv_reg_rden=
axi
_arready
拉风的猪
·
2020-07-05 16:06
XilinxFPGA
(byte_index*8) +: 8
for(byte_index=0;byte_index<=(C_S_
AXI
_DATA_WIDTH/8)-1;byte_index=byte_index+1)if(S_
AXI
_WSTRB[byte_index
拉风的猪
·
2020-07-05 16:06
XilinxFPGA
xilinx mii to rmii核使用
在使用
AXI
1G/2.5GEthernetSubsystem若要使用rmii接口的phy则需要使用xilinxmiitormii的ip核，如下图：需要说明：rmii接口的时钟系统和mii接口并不一样，rmii
时光-易逝
·
2020-07-05 16:09
Vivado
FPGA
Vitis软件图像处理硬核加速例程和官指三坑
在介绍具体例程之前，先介绍几个基本概念：
AXI
4-Streaminterface:Specifyoninputargumentsoroutputargumentsonly,notoninput/outputarguments.
AXI
4
嵌入式领域
·
2020-07-05 15:42
FPGA
Linux
嵌入式
定制
AXI
IP核
ZYNQ最大的优点就是硬核A9处理器与FPGA的结合，处理器可以扩展出任何使用者想要的外设(数字逻辑外设)，FPGA与处理器通过
AXI
高速总线进行连接，提供了处理器到FPGA的高速带宽(ZYNQ7000
亦梦云烟
·
2020-07-05 15:32
ZYNQ开发
MYIR-ZYNQ7000系列-zturn教程(17)：用
axi
_uart发送数据
开发板环境：vivado2017.1，开发板型号xc7z020clg400-1，这个工程主要用
axi
_uart发送数据，IP核设置的波特率为9600工程的网盘下载链接：https://pan.baidu.com
虚无缥缈vs威武
·
2020-07-05 14:53
ZYNQ7000
霍夫变换(Hough)
1.直线检测1.1直线坐标参数空间在图像x−y坐标空间中，经过点(xi,yi)的直线表示为：yi=
axi
+b(1)其中，参数a为斜率，b为截矩。
sudohello
·
2020-07-05 13:33
数字图像处理
xilinx
AXI
-CDMA 学习笔记
仿真环境win1064bitvivado2017.4modelsim功能介绍IP架构模块分解介绍RegisterModule包含
AXI
-CDMA的控制及状态寄存器，接口
AXI
-lite，寄存器列表如下：
zzyaoguai
·
2020-07-05 12:12
FPGA
仿真
PCIE
【转载】zedboard中PL_GPIO控制（8个sw、8个leds）
VIVADO工程如图1所示，用两个
AXI
_GPIOIP核分别连接LED和SW，工程建立全部使用自动连接。硬件设计图如下：自动生成的约束文件：SDK创建
Sky灬云岚
·
2020-07-05 11:43
ZedBoard
Vivado自定义IP封装流程
为了增加通用性，使用
AXI
4-Lite总线作为控制总线，使用
AXI
4-Stream总线作为数据流总线。
ryuuei_1984
·
2020-07-05 11:44
Vivado使用技巧
Xilinx-ZYNQ7000系列-学习笔记（10）：
AXI
总线
Xilinx-ZYNQ7000系列-学习笔记（10）：
AXI
总线1、
AXI
总线概述在ZYNQ中有支持三种
AXI
总线，拥有三种
AXI
接口，当然用的都是
AXI
协议。
赵小琛在路上
·
2020-07-05 09:08
Xilinx-FPGA
Xilinx-PYNQ_Z2系列-学习笔记（12）：使用pynq进行PS和PL的通信方式
://pynq.readthedocs.io/en/v2.3/overlay_design_methodology/pspl_interface.htmlPS/PL接口ZynqPS与PL之间一共有9个
AXI
赵小琛在路上
·
2020-07-05 09:37
Xilinx-FPGA
Pynq_Z2利用
AXI
_Lite从PS端读取PL端的数据
1.软件平台vivado2019.12.硬件平台PYNQ_Z23.具体实现流程能需要做这一步，证明对vivado和IP核的自定义已经比较熟悉，如果没有可以看这。自定义IP核流程操作蛮挺简单的，但是我一开始也踏了好多坑。首先，编辑一个数据生成器。（第一次操作建议使用一个固定的值，比如：reg[15:0]data_out=4095;这样可以避免很多问题）moduledata_gen(inputclk_
不知名的小咸鱼
·
2020-07-05 09:26
PYNQ
vivado
入门教程
Zynq 7020笔记之 GPIO MIO 和EMIO的学习
1参考XilinxZYNQ7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、
AXI
_GPIO2理论指示在PS侧，有PS自己的IOpin，称为MIO,共有54个（编号0-
远航路上ing
·
2020-07-05 08:59
ZYNQ
学习
Xilinx zynq7000
PL和PS数据传输的高效接口有两个：
AXI
（PS主动）和ACP（PL主动）。PL访问DDR可通过
AXI
接口，可配置成32-bit或者64-bit。PS端
LFZT
·
2020-07-05 07:11
1
ZYNQ下Linux驱动代码的编写
裸机不在本文范围内（一直觉得xilinx的SDK做的比较烂，不想用）），PL和PS之间的通信总线是基于
AXI
总线（关于这个总线自己去查，他有好几种方式，我不管了），一般情况下PL
叫啥才能不重名呢
·
2020-07-05 07:04
基于
AXI
VDMA的图像采集系统
本课程将对Xilinx提供的一款IP核——AXIVDMA(VideoDirectMemoryAccess)进行详细讲解，为后续的学习和开发做好准备。内容安排如下：首先分析为什么要使用VDMA、VDMA的作用；然后详细介绍VDMA的特点、寄存器作空间；最后阐述如何使用VDMA，包括IP核的配置方法、代码编写流程等。本章主要是理论学习，学习完本章，会对VDMA有全面的认识，有利于学习后续的图像生成、视
大器晚不成
·
2020-07-05 06:13
zynq
framebuffer
AXIS
AXI
VDMA
AXI
VDMA使用
很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。一：xilinxvdmaIP例化以及接口介绍上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍：FrameBuffers：选择vdma缓存几帧图像，这里默认是写通道和读
大器晚不成
·
2020-07-05 06:41
zynq
AXI
VDMA
在EBAZ4205 zynq7010上运行
AXI
_DMA中断回环测试
在EBAZ4205zynq7010上运行
AXI
_DMA_loop_interrupt整体的布局图这是上面的一张接口图下面对每个模块附上截图
AXI
_DMA的输出mm2s_introut、s2mm_introut
暖暖的时间回忆
·
2020-07-05 05:19
EBAZ4205
PYNQ（zynq） PS端+PL端gpio使用 实现软件驱动按键点led灯
实现功能PS端和PL端是通过
AXI
总线通信。
rrr2
·
2020-07-05 05:56
PYNQ
vivado中ZYNQ详解(主要用于PS和PL之间的工作衔接)
可进qq群进行相关Verilog知识交流：1073030956
AXI
的理解
AXI
（AdvancedextensibleInterface）协议主要描述了Master设备和Slave设备之间的数据传输方式
悟影生
·
2020-07-05 05:36
PYNQ-Z2
zynq 7000 zedboard通过
AXI
_GPIO IP核使用按键控制led灯
开发板：Zedboard开发环境：XilinxVivado+SDK-2018.3+W10
AXI
_GPIO实际是PL端的IO管脚挂载在AXIGP总线上，通过PS端来控制的接口，使用时需要消耗PL端资源。
浪漫哈哈镜
·
2020-07-05 04:04
zynq
FPGA Vivado
AXI
_DMA IP介绍
AXIDMA在内存和
AXI
4-Stream目标外设之间提供高带宽直接内存访问。其可选的分散/收集功能还可以从中央处理单元（CPU）卸载数据移动任务。
风中少年01
·
2020-07-05 03:26
ZYNQ
AXI
4_full协议详解
AXI
4-full协议介绍
AXI
4.0-full包含突发控制信号，所以可以进行突发传输，在只指定一次地址后，可以一次传输多达256个数据(数据的宽度取决于带宽)。
theboynoName
·
2020-07-05 03:43
zynq
ZYNQ: VDMA + VTC +
AXI
4-Stream to Video Out 调试
AXI
4-StreamtoVideoOut的locked锁不住信号解决方案：DescriptionAnIssuecanariseinVideodesignswheretheAXI4-StreamtoVideoOutdoesnotlock.Thisarticlelistsgeneralguidelineonhowtodebugthisproblem.SolutionInsituationswhere
Asnows
·
2020-07-05 03:55
PCIe to
AXI
Translation——PCIe 内存空间到
AXI
内存空间的转换
PCIetoAXITranslation——PCIe内存空间到
AXI
内存空间的转换UltraScale系列芯片包含PCIe的Gen3IntegratedBlockIP核在内的多种不同功能的IP核都会有一页设置为
WinThor_2015
·
2020-07-05 03:43
KCU105开发板
VIVAD与ZYNQ
VIVADO
学习笔记20151211——
AXI
4 STREAM DATA FIFO
AXI
4STREAMDATAFIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。
WinThor_2015
·
2020-07-05 03:42
VIVAD与ZYNQ
ZYNQ
AXI
DMA调试细节
本文介绍ZYNQAXIDMA的简单模式使用方法，查询模式（poll），不使用中断，32bit。1.有关DMA的函数调用，去参照DMA的官方例程。所有的外设都是有ID的，先建立一个结构体，初始化外设，把外设的基地址赋值给结构体，对结构体进行赋值就是写相应的寄存器，控制DMA工作。所有的外设都有寄存器手册，自己去下载，直接看寄存器空间registerspace就可以了，例如DMA的寄存器手册。DMA有
同年纪_
·
2020-07-05 02:40
zynq
Zynq
AXI
-GPIO
硬件：XilinxZynq-7000SoCZC706版本:vivado2015.4Zynq上有三种GPIO方式，
AXI
-GPIO是其中一种，需要创建一个
AXI
-GPIO核，
AXI
总线连接至ZYNQ。
决战北京城
·
2020-07-05 01:46
嵌入式
zynq
xilinx
Xilinx火龙果学习笔记(3)---GPIO的使用
Xilinx火龙果学习笔记(3)—GPIO的使用由于我选择的项目是需要使用外设的，所以这里只介绍
AXI
-GPIO的使用。EMIO与MIO的使用网上是能找到资料与源码的。
狼逍豪
·
2020-07-05 01:43
Xilinx火龙果
zynq中各种GPIO方式的区别：MIO，EMIO，
AXI
_GPIO 核
因为我自己不自然就只会用自己的最熟悉的方案来实现，所以在此总结一下；很多帖子讨论这个，当然是因为简单了；但是好像都没有整理完整ZYNQ中GPIO有四种，其中PS中MIO/EMIO两种，而PL中同样有两种情况，
AXI
_GPIO
宁静海111
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2020-07-05 01:11
vivado
Zynq-PL中创建
AXI
Master接口IP及
AXI
4-Lite总线主从读写时序测试
转载：原文http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0.引言通过之前的学习，可以在PL端创建从机模式的
AXI
接口IP核。
宁静海111
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2020-07-05 01:11
vivado
【JokerのZYNQ7020】LINUX_ETHERNET_MTU_9K。
底图相对前一篇稍微做了点修改，加上了DMA的LOOP回环，倒不是因为ETHERNET_9K需要这样搞，而是为了后面做LINUX这边跑
AXI
_DMA时候，底图就不用做修改了而已，如果只想做ETHERNET
Joker_是小王。
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2020-07-05 01:42
JokerのZYNQ7020
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