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AXI
【大道至简】Zynq 7020
AXI
GPIO
【大道至简】Zynq7020AXIGPIO#include"xparameters.h"#include"xgpio.h"#include"xil_exception.h"#include"xscugic.h"staticu16GlobalIntrMask;//GPIOchannelmaskthatisneededbytheInteruptHandlerXScuGicIntc;//theInsta
sdyang.chd
·
2020-07-06 10:54
【大道至简】Zynq
Vivado下产生
AXI
-Lite Ipcore及
AXI
-Lite源代码解析
一.
AXI
-Lite接口Ipcore的生成Xilinx开发工具EDK和Vivado都可自动生成
AXI
-Lite、
AXI
-Stream主从模式接口。
yangzhiyuan0928
·
2020-07-06 10:09
FPGA/Verilog
Vivado
zynq正确使用GPIO
在zynq的开发中，有两种GPIO，一种是zynq自带的外设（MIO/EMIO），存在于PS中，第二种是PL中加入的
AXI
_GPIOIP核。
iverson1991
·
2020-07-06 09:23
zedboard学习
zedboard
【Zynq UltraScale+ MPSoC解密学习10】Zynq UltraScale+的PS互连
2.2.1FullCoherency2.2.2I/OCoherency2.2.3ACPCoherency2.3互连子模块三、互连寄存器一、功能介绍PS互连由多个Switch组成，这些Switch通过高级可扩展接口（
AXI
xinxulsq
·
2020-07-06 09:25
Zynq
UltralScale+
vue 添加axios组件，解决post传参数为null问题
1、安装axiosnpminstallaxios--save2、添加axios组件importaxiosfrom'
axi
0day__
·
2020-07-06 07:54
vue
springMVC
(zedboard)Ps与pl之间的连接
axi
_gp,
axi
_hp,
axi
_acp
其实就是ps与pl之间的通信方式啦，总共有9个接口，4个
axi
_gp，其中，ps作为主设备2个，从设备两个。这个接口什么都能接，也就是说没什么特点，传输速度也不怎么样。
wejoncy
·
2020-07-06 06:55
zedboard
FPGA开发——Ethernet
（LightWeightIPApplicationExamples）【LWIP协议栈】ug585/ch16GigabitEthernetController【PS端实现千兆网PS-MAC】pg138（
AXI
1G
flyaway_2019
·
2020-07-06 06:38
FPGA开发
FPGA开发——DMA
基础知识1.1官方参考资料pg021（
axi
_dma）ug585例程2.1环路测试（PS：zynq+PL：
axi
_dma+fifo）ZYNQ基础系列（六）DMA基本用法https://blog.csdn.net
flyaway_2019
·
2020-07-06 06:38
FPGA开发
Zynq MPSoC 官方Linux DMA驱动调试
ZynqMPSoCLinux官方DMA驱动调试前言Zynq平台下DMA驱动主要有官方在用户层控制的和某大神写的
axi
_dma驱动，今天主要用官方的进行测试。
Donce Jiang
·
2020-07-06 05:29
zynq
ZCU106 VCU Linux驱动转裸机驱动篇（四）
开始首先上一张编码器的图：从图中可以看出，编码器由一个MCU控制，然后通过
AXI
总线和外面数据交互，然后APU通过邮箱和MCU进行数据通信以及交互下面是我们开修改过的probe函数，用在裸机上的，然后虽然名字没变
Donce Jiang
·
2020-07-06 05:58
VCU
zynq
ARM
ZYNQ-实现PL和PS端的协调设计
zedboard、PYNQ-Z2STEP1：BD设计和上次的工程类似这里的话不在重复，大家新建BD后进行添加ZYNQ7的ip核，打开后先不要对默认引脚进行修改，由于我们要PS和PL端进行联合使用，所以要用
AXI
Vuko-wxh
·
2020-07-06 03:56
#
ZYNQ
2020.5.20 Xilinx FPGA Zynq DMA驱动
PL端参考本文：http://www.fpgadeveloper.com/2014/08/using-the-
axi
-dma-in-vivado.htmlhttps://blog.csdn.net/qq
Kang.lee
·
2020-07-06 02:12
pynq
FPGA
嵌入式linux
ZYNQ
AXI
4(
AXI
-full)总线学习（二） 建立仿真
1.简述使用vivado自定义封装
axi
-fullmasterIP，同时也封装一个slaveIP方便仿真观察信号。
宏强子
·
2020-07-06 02:49
zynq学习记录
zynq
axi
总线
vivado自定义axi
IP
ZYNQ--从入门到起飞--
AXI
总线接口分析(LITE)
在ZYNQ中有支持三种
AXI
总线，拥有三种
AXI
接口，当然用的都是
AXI
协议。
ZKERK
·
2020-07-06 02:16
ZYNQ
P2中ZYNQ的PS控制PL端LED
第一个ZYNQ的实验，用于熟悉开发环境和板卡，通过GPIO控制LED，由于P2在ps端没有LED，所以需要通过
axi
总线控制PL端LED。
LYC_0504
·
2020-07-06 02:34
ZYNQ
CNN在ZYNQ上的实现
ZYNQ通过引入最新的高速
AXI
-4总线，可轻松实现外设的扩展与高速互访。ZYNQSoC十分适用于硬件
W,Haixin
·
2020-07-06 02:39
FPGA与硬件加速
ZYNQ入门(一)-
AXI
总线
ZYNQ_
AXI
总线文章目录ZYNQ_
AXI
总线AcceleratorCoherencyPort,
AXI
_ACP(加速一致性接口)HighPerformance,
AXI
_HPGeneralPort,
AXI
_GPaxi_interconnectchannelprotocolsummaryAXI
hhhhorrible
·
2020-07-06 02:01
DSP
fpga
ZYNQ学习笔记——
AXI
_GPIO
AXIGPIO触发中断，控制PS端的LED亮灭/**main.c**Createdon:2020年3月12日*Author:*/#include"xparameters.h"#include"xgpiops.h"#include"xgpio.h"#include"xil_exception.h"#include"xscugic.h"#include"xil_printf.h"#include"sl
Bronceyang131
·
2020-07-06 01:40
学习笔记
ZYNQ
FPGA片上PS在SDK编译环境下调用DMA
背景：我们之前通过linux编译模式下调用DMA，testBench中运用的指令为fd=open("/dev/
axi
-dma1",O_RDWR);但是在SDK的编译环境下，系统搭建完成后就会出现Openaxi-dma1failed
祥瑞Coding
·
2020-07-06 01:55
c/c++
FPGA
FPGA实践教程（七）运用IPcore调用DDR
3.
axi
祥瑞Coding
·
2020-07-06 01:55
FPGA
FPGA实践教程
xilinx DMA IP核(一) —— loop测试 代码注释
本篇笔记中的代码来自：米联科技的教程“第三季第一篇的DMA_LOOP环路测试”硬件的连接如下图所示：图：DMALoopBlockDesign橘色的线就是DMA加FIFO组成的一个LOOP循环，红色圈圈是
AXI
_LITE
weixin_34319999
·
2020-07-06 01:23
MicroBlaze
AXI
总线 GPIO中断使用（On Atyls Board）
于是就自己折腾着学习
AXI
的中断使用。其实基于PLB和基于
AXI
中断的使用并没有什么区别，我本人也是对照着PLB总线的源代码学习的
AXI
中断的使用。
weixin_30797027
·
2020-07-05 22:28
基于ZYNQ的双核启动与通信问题解决
ZynqSoC配备256KB的片上SRAM，可从以下四个源地址进行访问：•利用侦测控制单元（SCU）从任意内核进行访问；•利用SCU通过
AXI
加速器一致性端口（ACP）从可编程逻辑进行访问；•利用片上存储器
weixin_30735391
·
2020-07-05 21:12
Zynq Cache问题的解决方法
blog/static/3457262020179109245981/http://blog.csdn.net/waterhawk/article/details/50723677个人理解，如果使用的
AXI
_HP
weixin_30732825
·
2020-07-05 21:40
S03_CH06_
AXI
_VDMA_OV7725摄像头采集系统
S03_CH06_
AXI
_VDMA_OV7725摄像头采集系统本课程将对Xilinx提供的一款IP核——AXIVDMA(VideoDirectMemoryAccess)进行详细讲解，为后续的学习和开发做好准备
weixin_30412013
·
2020-07-05 20:45
xilinx 自定义IP 生成vhdl文件 探索
//大结构就两个entitymy_
axi
_ipis，architectureIMPofmy_
axi
_ipis////architectureIMPofmy_
axi
_ipis里面有两个元件调用一个是自定义
weixin_30349597
·
2020-07-05 20:51
ZYNQ petalinux 设备树驱动双DMA循环切换传输数据
通过
axi
-gpio启动数据源产生数据，数据流再通过DMA切换模块分批次将数据送往DMA。每个DMA发送20万
四叶草听雪
·
2020-07-05 19:25
ZYNQ 在linux 通过
AXI
_GPIO操作电平
在petalinux通过
AXI
_GPIO操作电平,以zynq为例，vivado工程：
axi
_gpio_n都是选择的一位输出：管脚约束：set_propertySEVERITY{Warning}[get_drc_checksUCIO
四叶草听雪
·
2020-07-05 19:24
Zynq的PL-PS中断在设备树中的描述
http://blog.csdn.net/klaus_wei/article/details/42915545dma-channel@40400000{compatible="xlnx,
axi
-dma-mm2s-channel
躺着的树懒
·
2020-07-05 19:34
4. MIZ7035 HDMI测试【PCIE视频传输】
1MIZ7035的HDMI工程建立将上次用到的MIG_
AXI
工程拿来进行HDMI的工程建立。不像ZCU102的开发板那样用GT收发器，MIZ7035的HDMI接口是靠PL的逻辑来实现输入输出的。
vacajk
·
2020-07-05 19:27
Xilinx
FPGA
ZYNQ学习：GPIO、MIO、EMIO的区别
芯片型号：XC7Z010-1CLG400CVivado版本：2016.1点亮流水灯，共使用了三种方式：（1）PS通过MIO点亮PS端LED（2）PS通过EMIO点亮PL端LED（3）PS通过
AXI
点亮PL
FPGA难得一P
·
2020-07-05 19:50
ZYNQ基础
接口与协议学习笔记-AMBA片上通信协议_APB_AHB_
AXI
_
AXI
4不同版本（二）
随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线标准。其中，由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA协议的演进AMBA1只有A
Paul安
·
2020-07-05 18:36
Xilinx ZYNQ 7000+Vivado2015.2系列（六）创建一个基于
AXI
总线的GPIO IP并使用
前言：FPGA+ARM是ZYNQ的特点，那么PL部分怎么和ARM通信呢，依靠的就是
AXI
总线。这个实验是创建一个基于
AXI
总线的GPIOIP，利用PL的资源来扩充GPIO资源。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（十五）
AXI
Timer 用户定时器中断控制LED
前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统。板子：zc702。实现功能如下：1.通过串口打印信息询问你要按SW5还是SW7；2.当正确的按键被按下，定时器启动，关闭ledDS23；3.当定时器溢出后触发中断，开启DS23，系统回到1。我们用一个AXIGPIO连接到SW5，EMIO连接SW7，MIO连接DS
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
ZYNQ+Vivado2015.2系列（七）软硬件联合Debug观察
AXI
总线读、写时各信号的时序
前面一节我们学会了创建基于
AXI
总线的IP，但是对于
AXI
协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察
AXI
总线的信号。
ChuanjieZhu
·
2020-07-05 18:22
ZYNQ
Xilinx ZYNQ 7000+Vivado2015.2系列（四）之GPIO的三种方式：MIO、EMIO、
AXI
_GPIO
前言：ZYNQ7000有三种GPIO：MIO，EMIO，
AXI
_GPIOMIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；
AXI
_GPIO
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
ZYNQ+Vivado2015.2系列（八）ARM+FPGA的优势，PS控制PL产生需要的PWM波（基于
AXI
总线）
上一节我们观察了
AXI
总线的信号，了解了基于
AXI
总线读写的时序，这一节我们继续探索基于
AXI
总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。
ChuanjieZhu
·
2020-07-05 18:51
ZYNQ
AXI
4协议学习（二）：burst & 读写response
复习：
AXI
协议中用到的一些术语AXITransaction：thecompletesetofrequiredoperationsontheAXIbusformtheAXITransactionAXIBurst
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
AXI
4协议学习（三） Transaction属性（ARCACHE和AWCACHE信号）
Modifiable和Non-modifiabletransaction注：用AxCACHE[3:0]表示ARCACHE[3:0]信号或者AWCACHE[3:0]信号Non-modifiabletransaction★Non-modifiable：当AxCACHE[1]=Low，则是Non-modifiable★Non-modifiabletransaction不能被拆分成多个transactio
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
AXI
4协议学习（一）：VALID和READY握手信号
建议读者参考"AMBA®
AXI
™andACE™ProtocolSpecification：
AXI
3™,
AXI
4™,andAXI4-Lite™ACEandACE-Lite™"下载地址链接：https://
风吹哪儿呢
·
2020-07-05 18:37
AXI学习
Xilinx FPGA Microblaze
AXI
_IIC使用方法及心得
本次先着重讲下
AXI
_IIC核的使用，后续还会包括以下模块UART_
AXI
核使用及
AXI
总线详解QSPI_
AXI
核的使用
AXI
_DMA与
AXI
_FIFO使用，实现PS与PL端数据
NjustMEMS_ZJ
·
2020-07-05 17:40
ZYNQ
基础教程
ZCU102板上PS端的E2PROM读写（XIICPS）
目录0前言1平台1.1开发板资源说明1.2如何使用TCA9548A1.3如何使用EEPROMM24C082主程序2.1器件初始化2.2主要代码0前言之前介绍了
AXI
_IIC的使用，这次为了直接使用ZCU102
NjustMEMS_ZJ
·
2020-07-05 17:40
ZYNQ
AXI
_Slave 代码心得体会
Slaveregisterreadenableisassertedwhenvalidaddressisavailable//andtheslaveisreadytoacceptthereadaddress.assignslv_reg_rden=
axi
_arready
拉风的猪
·
2020-07-05 16:06
XilinxFPGA
(byte_index*8) +: 8
for(byte_index=0;byte_index<=(C_S_
AXI
_DATA_WIDTH/8)-1;byte_index=byte_index+1)if(S_
AXI
_WSTRB[byte_index
拉风的猪
·
2020-07-05 16:06
XilinxFPGA
xilinx mii to rmii核使用
在使用
AXI
1G/2.5GEthernetSubsystem若要使用rmii接口的phy则需要使用xilinxmiitormii的ip核，如下图：需要说明：rmii接口的时钟系统和mii接口并不一样，rmii
时光-易逝
·
2020-07-05 16:09
Vivado
FPGA
Vitis软件图像处理硬核加速例程和官指三坑
在介绍具体例程之前，先介绍几个基本概念：
AXI
4-Streaminterface:Specifyoninputargumentsoroutputargumentsonly,notoninput/outputarguments.
AXI
4
嵌入式领域
·
2020-07-05 15:42
FPGA
Linux
嵌入式
定制
AXI
IP核
ZYNQ最大的优点就是硬核A9处理器与FPGA的结合，处理器可以扩展出任何使用者想要的外设(数字逻辑外设)，FPGA与处理器通过
AXI
高速总线进行连接，提供了处理器到FPGA的高速带宽(ZYNQ7000
亦梦云烟
·
2020-07-05 15:32
ZYNQ开发
MYIR-ZYNQ7000系列-zturn教程(17)：用
axi
_uart发送数据
开发板环境：vivado2017.1，开发板型号xc7z020clg400-1，这个工程主要用
axi
_uart发送数据，IP核设置的波特率为9600工程的网盘下载链接：https://pan.baidu.com
虚无缥缈vs威武
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2020-07-05 14:53
ZYNQ7000
霍夫变换(Hough)
1.直线检测1.1直线坐标参数空间在图像x−y坐标空间中，经过点(xi,yi)的直线表示为：yi=
axi
+b(1)其中，参数a为斜率，b为截矩。
sudohello
·
2020-07-05 13:33
数字图像处理
xilinx
AXI
-CDMA 学习笔记
仿真环境win1064bitvivado2017.4modelsim功能介绍IP架构模块分解介绍RegisterModule包含
AXI
-CDMA的控制及状态寄存器，接口
AXI
-lite，寄存器列表如下：
zzyaoguai
·
2020-07-05 12:12
FPGA
仿真
PCIE
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20
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