FPGA时钟

FPGA学习笔记

FPGA和ASICFPGA（FieldProgrammableGateArray）现场可编程逻辑门阵列，ASIC(ApplicationSpecificIntegratedCircuit)即专用集成电路
橙橙养乐多·2024-02-06 18:11

第一次正式投稿的经过

看着时钟倒数，内心的紧张，担忧能否最后一博。一分钟后，收到了自动回复的邮件。心又凉了，这一次终于拼了的决心，行动后又离梦想更远一步。因为疫情，文章的立意需要更深度的思考
予曦六石麻麻·2024-02-06 16:10

数字电路实验二：FPGA实验箱内置单脉冲测试、数码管基础测试、74LS197产生8421码循环测试信号、实现8421码-＞格雷码译码器、3-8译码器、设计改进实现48译码器a段显示译码电路

数字电路实验报告二实验环境与仪器实验环境实验时间：2022.11.10地点：教学大楼A412气温：22℃实验仪器示波器/逻辑分析仪MSO5354FPGA实验箱元器件目录第一组数字电路实验报告二参与者一、
thinkerhui·2024-02-06 16:12

数字电路实验1:4联装7段数码管管脚功能、传统实验箱非门延迟、fpga各种虚拟门特性及边沿检测器

软件工程学院目录第一组数字电路实验报告一一、实验室环境与仪器1.实验环境2.实验仪器二、实验内容（1）测量4联装7段数码管管脚功能（2）测量74LS00与非门管脚功能与门延迟（使用传统实验箱）（3）74LS197产生测试信号（使用FPGA
thinkerhui·2024-02-06 16:41

周记（7.29~8.4）NO. 40

一，读书笔记分享《睡眠革命》的分享大家好，我是skyblue，今天我分享的是本书第一部分的1~3节:时钟在滴答、走慢与走快、90分钟睡眠法。
skyblue_910·2024-02-06 15:04

父爱

有一天，她没睡，躺在床上辗转反侧，时钟发出细微的响声，时间一点点的流逝，门外的楼梯隐约传来一丝丝响动，门悄然打开了。他感到父亲正向她走来，轻轻得帮她拉了拉
无尽追逐·2024-02-06 13:22

登山记

周日终于迎来了艳阳天，父子两个一觉睡到了时钟的四分之三，我自嘲自己是劳碌命，不能没心没肺的睡到那个时辰！我早已洗漱好，做好早餐，只等他们醒来！
江南残雪·2024-02-06 12:50

RISC-V MCU应用教程之ADC

片上集成了时钟安全机制、多级电源管理、通用DMA控制器。
借过风景·2024-02-06 11:54

嵌入式——串行外围设备接口（SPI）

SlaveInput）4.MISO（MasterInput，SlaveOutput）三、协议层1.基本通讯过程2.通信的起始和停止信号3.数据有效性4.CPOL/CPHA及通信模式四、SPI架构1.通信引脚2.时钟控制逻辑
CXDNW·2024-02-06 09:34

嵌入式—— IIC

介绍2.理解二、IIC的简单拆分1.物理层特点：2.协议层（1）IIC基本读写过程具体过程描述：（2）通信的起始和停止信号（3）数据有效性（4）地址及数据方向（5）响应四、IIC架构拆解1.通信引脚2.时钟控制
CXDNW·2024-02-06 09:04

嵌入式面试提问

嵌入式面试问题1.讲一下STM32的时钟系统  现总结下：首先是时钟源输入时钟信号到单片机，然后单片机对输入的时钟信号进行倍频和分频处理，再将处理后的时钟信号输出至系统，外设或外部接口。  
夕日坂·2024-02-06 09:59

物联网ARM开发-STM32之RTC浅谈

是RealTimeClock的缩写，译为实时时钟，本质上是一个独立的定时器。1.1与通用定时器的区别可以在后备电源下工作，主电源掉电以后，单片机内部电源还会继续给RTC提供电源，保持其正常运行。
夕日坂·2024-02-06 09:26

MCS-51单片机总体概述（二）

MCS-51单片机总体概述（二）1.CPU的时序及辅助电路1.1CPU时序的基本概念1.2时钟电路1.3复位电路2.MCS-51的引脚及片外总线结构2.1MCS-51的引脚功能2.2MCS-51的外部总线结构此文章参考书籍为华中科技大学出版社出版的
Spring-99·2024-02-06 09:58

基于MCS-51单片机的智能电子钟

实验六：基于MCS-51单片机的智能电子钟实验日期：2020年12月22日一、实验目的1.理解实时时钟芯片PCF8563结构及工作原理。2.掌握PCF8563实时时钟芯片接口电路及时序编程。
Brady.Zhang·2024-02-06 09:27

linux cpu内存99,Linux内存和CPU调优

Process:一个独立运行单位OS:VMCPU:时间：切片缓存：缓存当前程序数据进程切换：保存现场、恢复现场内存：线性地址空间：映射I/O：内核-->进程进程描述符：进程元数据双向链表Linux:抢占系统时钟
Spin.LT·2024-02-06 09:21

RMII接口接口解析

一是从MAC层到物理层的发送数据接口，二是从MAC层到物理层的接收数据接口，三是物理层与MAC层之间时钟接口，四是MAC层和物理层之间数据管理的MDIO/MDC接口。
爱搞研究的阿灿·2024-02-06 08:49

vivado在线调试、在线抓波形方法

7、点击program下载到FPGA，双
千寻xun·2024-02-06 08:18

【基于FPGA的可调数字钟设计】

基于FPGA的可调数字钟设计前言一、设计要求二、实现过程1.总体设计思想2.设计模块分析三、系统调试结语前言近年来由于美国对我国芯片行业的封锁，我国芯片行业迎来了一波发展的浪潮，FPGA这款小众而又实用的芯片也被划在制裁名单中
青柠味汽水·2024-02-06 08:48

VIVADO烧录之FLASH W25Q128JVSIQ

平台：vivado2017.4FPGA芯片：XC7K325T-2FFG676Flash芯片：w25q128jvsiq简言在使用vivado开发工具进行固化程序时需要注意在vivado自带的flash器件库中
逾越TAO·2024-02-06 08:48

Xilinx 黑金ZYNQ开发板AX7020，利用VIVADO进行FPGA程序烧录

参考黑金的AX7020开发板资料中的SDK实验篇PDF教程文件。（1）创建工程，步骤与SDK实验篇中的步骤一致；配置PS端时应该可以只选需要的加载方式，如QSPI或者SD，我目前是两种都勾选了，但是只用了QSPI方式。第一章，1.2.（1）-1.2.（11）00：00（2）通过“RunBlockAutomation”完成端口导出，连接FCLK_CLK0到M_AXI_GP0_ACLK，然后保存，创建
weixin_48793386·2024-02-06 08:18

FPGA学习记录-Vivado工程创建、仿真、编译

目录前言工程创建工程仿真引脚配置编译前言本系列文章作为对特权同学《深入浅出玩转FPGA》课程学习的记录，对课程内容进行总结，比记录遇到的问题与解决办法，以此见证个人FPGA学习历程。
zoeybbb·2024-02-06 08:17

基于FPGA的多功能数字时钟设计报告

作品基于intelCycloneIVEEP4CE10F17C8FPGA板卡，主要开发环境为QuartusⅡ，编程并实现了多功能温湿度电子钟。
马泽骞·2024-02-06 08:47

vivado在远程服务器上完成本地设备的程序烧写和调试(vivado远程调试)

vivado远程调试目录1概述2本地设置3远程服务器设置1概述本文用于描述FPGA开发过程中，使用远程服务器时，直接在远程服务器连接到本地设备进行程序的烧写和调试的过程。
风中月隐·2024-02-06 08:47

示波器，DC/DC过冲测试

下冲：输出电压波形下一个谷值或者峰值超过设定直流电压的幅度值后果过分的过冲能够引起保护二极管工作，导致过早的失效；过分的下冲是能够引起假的时钟或者数据错误(误操作）解决办法当较快的信号沿较长的走线时，走线上的阻抗不匹配时会产生过冲
RM小白·2024-02-06 08:17

基于QuartusII的verilog数字时钟设计

基于QuautusII的Verilog数字时钟设计（1）基本功能①显示年、月、日、星期、时、分，秒，是否为闰年（只有校对生效情况时间可以不连续）；②定时与闹铃：到设定的时间（选择周一至周末或具体日期）进行报警
小白努力中@·2024-02-06 08:46

【Verilog HDL设计】基于FPGA的HDMI协议实现v0.1

1协议简介HDMI协议常见用的有v1.4v2.0v2.1等版本，后两个版本基于v1.4版本发展而来，要想深入学习HDMI协议，从v1.4版本开始更容易上手。关于HDMIv1.4的协议内容，网上已经有很多前辈作了详细介绍，例如博主“芒果木有籽”的这篇“HDMI1.4协议详解”就讲解的很细致。但毕竟在一篇或者几篇博文中想要把一个协议没有遗漏的展现出来是非常困难的。更详细的协议内容协议详见《High-D
蚂蚁cd·2024-02-06 08:16

基于FPGA的可调数字钟设计

在此特别感谢哔站up主甘第发布的FPGA企业实训课（基于FPGA的数字钟设计）教学视频，让一个FPGA小白开始了第一个FPGA设计开发流程。
以安_wjf·2024-02-06 08:45

在线逻辑分析仪的使用

待测设计（DesignUnderTest，DUT）就是用户逻辑，它和片内的在线逻辑分析仪都位于FPGA中。
m0_46521579·2024-02-06 08:14

Quartus ii 13.1 数字时钟

内容摘要：使用计数器和数据选择器等器件实现数字时钟电路。电路最终在开发板上显示的是时钟的秒和分（开发板所限，当然如果开发板支持8位显示的话也可以自己加到小时位的显示）。
不吃折耳根·2024-02-06 08:14

在 Vivado 将程序烧写固化到 flash

通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件，而FPGA开发板要想工作，需要将该文件烧写进FPGA芯片中。
Linest-5·2024-02-06 08:44

Vivado-基于下载器的程序加载与烧写

VIVADO->OpenHardwareManager"，如图所示：（3）采集卡上电，在菜单栏选择"Tools->AutoConnect"，如图所示：（4）下载器连接电脑与采集卡成功，如图所示：（5）右键点击FPGA
行走的路人啊·2024-02-06 08:13

xilinx FPGA在线调试方法总结（vivado+ila+vio）

本文主要介绍xilinxFPGA开发过程中常用的调试方法，包括ILA、VIO和TCL命令等等，详细介绍了如何使用。
jk_101·2024-02-06 08:13

Vivado开发FPGA使用流程、教程 verilog（建立工程、编译文件到最终烧录的全流程）

目录一、概述二、工程创建三、添加设计文件并编译四、线上仿真五、布局布线六、生成比特流文件七、烧录一、概述vivado开发FPGA流程分为创建工程、添加设计文件、编译、线上仿真、布局布线（添加约束文件）、
xingxing点灯·2024-02-06 08:11

【FPGA】Vivado 保姆级安装教程 | 从官网下载安装包开始到安装完毕 | 每步都有详细截图说明 | 支持无脑跟装

可跳转至Step5）Vivado介绍Step1：进入官网Step2：注册账号Step3：进入下载页面Step4：下载安装包Step5：安装Step6：等待软件安装完成安装完成Vivado介绍Vivado是FPGA
柠檬叶子C·2024-02-06 08:11

FPGA多功能数字时钟 基于Quartus实现设计与仿真 华南师范大学数电综设

专业：通信工程学号：__姓名：龚易乾___指导老师：电子与信息工程学院2023年2月有任何疑问可以联系邮箱：[email protected]项目仓库地址：https://github.com/CodeAlanqian/e-clockgithub仓库地址综合设计实验实验目的熟练掌握Quartus等EDA设计与仿真工具，掌握多路选择器、N进制计数器、显示译码电路、开关电路、按键等电路的设计和调试方法。加
CodeAlan·2024-02-06 08:41

[FPGA开发工具使用总结]VIVADO在线调试(1)-信号抓取工具的使用

通过定制IP核添加2.2通过约束文件添加2.3通过GUI生成DEBUG约束文件2.4两种方法的优点与缺点3在线调试方法3.1器件扫描设置3.2触发条件设置3.3触发窗口设置3.4采样过程控制4常见问题4.1时钟域的选择
蚂蚁cd·2024-02-06 08:41

PCIE 参考时钟架构

架构组件，下图中主要包括：ROOTCOMPLEX(RC)(CPU);PCIEPCI/PCI-XBridge;PCIESWITCH;PCIEENDPOINT(EP)(pcie设备);BUFFER;各个器件的时钟来源都是由
HD攻城狮一枚·2024-02-06 08:31

FPGA编程入门：Quartus II 设计1位全加器

FPGA编程入门：QuartusII设计1位全加器一、半加器和1位全加器原理（一）半加器（二）1位全加器二、实验目的三、QuartusII设计半加器（一）新建工程（二）创建原理图（三）将设计项目设置成可调用的元件
一只特立独行的猪 ️·2024-02-06 07:06

【调试小诀窍】SD卡镜像启动过程中如何第一时间获取FPGA配置状态？以及如何定位FPGA配置失败原因？

如果用户参考Intel教程EmbeddedLinuxBeginnersGuide制作SD卡image，那么FPGA配置文件（.rbf）是在uboot阶段被加载。
Terasic友晶科技·2024-02-06 07:36

如何将SD卡众多文件打包成一个.img文件方便Windows的Windisk32工具一键烧写？

相信不少SOCFPGA用户在第一次设计SD卡image时都参考过Intel的经典教程EmbeddedLinuxBeginnerSGuide，教程里面演示制作SD卡image时，需要将SD卡手动分成3分区
Terasic友晶科技·2024-02-06 07:36

【FPGA开源项目分享】街机弹球机的模拟

今天继续康奈尔大学FPGA课程ECE5760的典型案例分享——街机弹球机的模拟。
Terasic友晶科技·2024-02-06 07:05

【友晶科技】基于FPGA的贪吃蛇游戏设计（八）——状态机设计

1.状态机理论知识Verilog语言可以依靠不同的always语句块实现硬件电路的并行执行，但在实际工程中，不仅需要并行执行电路，偶尔也会遇到需要串行执行的电路。这时候可以选择有限状态机FSM（FiniteStateMachine）来实现。状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。有限状态机主要分为2大类：Me
Terasic友晶科技·2024-02-06 07:35

【友晶科技】基于FPGA和ADV7123的VGA彩条显示（DE10-Standard、DE1-SOC、DE2-115）

（关于VGA接口定义、行同步和场同步、分辨率、像素时钟计算等相关知识参见《基于权电阻网络的VGA彩条显示》，此篇不再
Terasic友晶科技·2024-02-06 07:35

当复古游戏遇上FPGA又能擦出怎样的火花？

MiSTer是一个由来自世界各地游戏爱好者开发的免费开源项目，其主要目标是使用现代硬件（FPGA开发板）重新创建各
Terasic友晶科技·2024-02-06 07:35

【友晶科技】基于FPGA的贪吃蛇游戏设计（二）——数码管驱动模块

共阴极数码管是7个LED的阴极端一起接地，每个阳极端单独连接到控制端（比如接到FPGA的GPIOpin）。共阴极数
Terasic友晶科技·2024-02-06 07:05

【友晶】基于FPGA的贪吃蛇游戏设计（七）——食物（苹果）的产生

食物产生模块完成的任务是：每次初始化就给定一个食物坐标比如（24，10），然后蛇运动的过程中用蛇头坐标跟食物坐标对比是否重合来判断是否吃掉了食物，如果相同食物就被吃掉，然后由随机数产生新的食物坐标。单元划分蛇要吃掉的食物大小为16*16个像素（蛇头大小也是16*16，蛇身每一节大小也是16*16）。显示器分辨率是640*480，假设16*16算作一个单元，那么640*480可以看作是40*30个单
Terasic友晶科技·2024-02-06 07:05

1位全加器设计—— 原理图与VHDL设计初步

文章目录一、实验背景二、实验过程总结一、实验背景通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法二、实验过程实验软件：quartusII13.0modelslimse10.2实验硬件：FPGA
贪睡的小孩·2024-02-06 07:03

基于FPGA的图像最近邻插值算法verilog实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入matlab显示图片，效果如下：2.算法运行软件版本vivado2019.2
简简单单做算法·2024-02-06 07:01

FPGA编程入门——实现一位全加器

FPGA编程入门——实现一位全加器文章目录FPGA编程入门——实现一位全加器实验目的一位全加器原理图实现一位全加器仿真验证烧录运行实验目的1、首先基于Quartus软件采用原理图输入方法完成一个1位全加器的设计
Flydreamss·2024-02-06 07:59

I3c的上拉电阻选择

管的导通内置和驱动电流相关，驱动电流越大，导通内置越小；在驱动电流确定的情况下，上拉电阻越大，低电平越低；因此上拉电阻不能太小，可能导致低电平超标②OD驱动时的上升时间：上拉电阻越大，上升时间越大；一般而言OD驱动的时钟周期和
m0_48441533·2024-02-06 07:28
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