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Linux
Ultrascale
基于xilinx 平台的dma调试体会
1.AXI协议介绍XilinxZYNQ或者
UltraScale
+芯片集成了ARM核和传统FPGA,具有硬件集成度高,ARM和FPGA的通信速率快,外部接口可灵活配置等优点。
FPGA er
·
2022-02-04 17:50
fpga开发
Xilinx全新Virtex
UltraScale
,(NASDAQ:XLNX))宣布推出专为联网和存储加速而优化的
UltraScale
+FPGA产品系列最新成员Virtex®
UltraScale
+™VU23PFPGA,通过独特方式综合多种资源,实现了更高效率数据包处理和可扩展的数据带宽
fpga&matlab
·
2021-01-29 20:10
FPGA
其他
UltraScale
Architecture GTY Transceivers 学习
XilinxUltraScale™体系结构是第一个ASIC类AllProgrammable体系结构,用于通过智能处理实现每秒几百千兆位的系统性能,同时有效地在芯片上路由和处理数据。基于超大规模体系结构的设备通过使用业界领先的技术创新,包括下一代路由、ASIC类时钟、3D-on-3DIC、多处理器SoC(MPSoC)技术和新的功率降低特性,解决了大量高带宽、高利用率的系统需求。这些设备共享许多构建块
superyan0
·
2020-09-13 13:57
vivado
xilinx
FPGA
Xilinx的FPGA手册中关于如何Booting RFSoCsZynq
FSBL可以导入用户应用或者可选的secondstagebootloader原文:
UltraScale
+RFS
AllenGates
·
2020-09-10 15:07
学习总结
Xilinx FPGA提供DDR4内存接口解决方案
UltraScale
器件采用ASIC级架构,可支持大量I/O和超大存储带宽,并能够大幅降低功耗和时延。赛灵思稳定可靠的内存解决方案可加速设计进程,并增加了对DDR4接口的支持。
英尚微电子
·
2020-08-24 16:35
内存
fpga
存储技术
DDR3/4_IP核应用--vivado
参考资料《pg150-
ultrascale
-memory-ip》以该手册的脉络为主线,对DDR3/4控制器进行探讨。
meper
·
2020-08-16 03:58
FPGA
DDR
hls工作机制
BACKGROUNDFPGAPLCLB存储dsp运算单元布线可编程IO口PL逻辑单元在7系列的FPGA中,一个CLB中有两个Slice,Slice中包含4个LUT6、3个数据选择器MUX、两个独立进位链(Carry4,
Ultrascale
rrr2
·
2020-08-15 11:41
HLS
zynqmp + igh ethercat主站方案设计及程序
zynqmp纯PS端的主站方案,不涉及PL端,主站代码是IGH1.5.2,硬件平台xilinx官方zc102开发板,4核A53架构最便宜的开发板是FPGA开发板
UltraScale
+ZU3EGZYNQMPSOCEdgeboard
huoxian00
·
2020-08-11 12:47
riffa
ultrascale
fpga上的移植测试,WIN7条件下
Riffa最初是国外大学http://riffa.ucsd.edu/download开发维护的,但是貌似已经不再更新维护了,相关源代码github还是可以找到的,有需要可以直接上github上找,最终的版本只能支持到GEN3的128位宽的数据,不支持256,倒是也可以满足绝大数的运用了。网上也有一些教程讲解这个IP使用的,但是大部分都是基于linux下测试的,本博文大概讲下如果在WINDOWS进行
知芯科技
·
2020-08-08 16:40
PCIE
[QTV] 实例演示 — 基于FPGA的AWS F1实例
更多精彩内容,请微信搜索“FPGAer俱乐部”关注我们在本视频中,我们将通过一个Stepbystep的设计案例,详细向您介绍如何上手开始使用基于赛灵思
UltraScale
+FPGA的亚马逊(Amazon
FPGAerClub
·
2020-08-08 12:52
MPSOC之1——overview、开发板、工具
文档:ds891-zynq-
ultrascale
-plus-overview.pdf与ZYNQ相比,最明显的变化是集成4COREA53/2coreR5,还有G
weixin_30315435
·
2020-07-28 16:58
Booting Zynq
UltraScale
Via JTAG,Xilinx MPSOC平台使用JTAG加载和运行Uboot的脚本
基本步骤:•ProgramtheProgrammableLogic(PL)bitstream•LoadthePMUfirmware(PMUFW)image•LoadtheFSBLbinary•LoadU-Boot•LoadARMTrustedFirmware(ATF)2tcl脚本targets-set-nocase-filter{name=~"*PL*"}fpgadesign.bittargets
ambercctv
·
2020-07-27 18:45
Xilinx SDSoC支持16nm ZynqUltrascale+ MPSoC软件定义编程
(NASDAQ:XLNX))今天宣布推出SDSoC™开发环境2016.1版,支持Zynq系列SoC和MPSoC使用C和C++语言进行软件定义编程,并支持近期新推出的16nmZynq®
UltraScale
GMY20
·
2020-07-27 11:14
zynq
ultrascale
+ AMP(ultra96-v2)方案验证
基于ultra96v2的amp方案验证目标计划1.zu3eg下4*apu部署linux+ubuntu16.04操作系统2.zu3eg下2*rpu部署freertos系统3.rpu的程序固件由apu的系统启动后再进行加载4.apu与rpu完成可靠通信5.rpu控制can外设,硬件定时器,完成在20ms的周期定时下向外发送can信号6.在满足5的情况下完成rpu控制can接收数据并发送给apu的lin
tccxy
·
2020-07-27 10:00
DDR4 MIG IP核 FPGA使用及读写测试
本次DDR4读写采用的就是这个IP核,不过7系的FPGA与
UltraScale
系的FPGA所所对应的MIGIP核在客制化上有所区别,本文暂且只讨论
UltraScale
+系列FPGA所对应的MIGIP核,
知芯科技
·
2020-07-14 12:56
DDR4
UltraScale
FPGAs Transceiver Wizard(1.7) prot descriptions
ResetControllerHelperBlockPorts(重置控制器帮助程序块)重置控制器帮助程序块包含一个用户界面和一个收发器界面。用户界面提供了启动和监控收发器重置程序完成的简单方法。收发器接口实现控制各种收发器原语重置序列所需的信号。重置控制器帮助程序块用户界面端口可以通过前缀标识gtwiz_reset_。有关重置控制器帮助程序块的使用指南,请参阅PG182第3章。当向导在核心中配置重
superyan0
·
2020-07-12 00:26
xilinx
vivado
ultrascale
gty transceiver 笔记
Xilinx的高速串行收发器中包括PMA和PCS两个子层,其中PMA子层主要用于串行化和解串,PCS主要包括线路编码和CRC校验编码。PCS(PhysicalCodingSublayer)物理编码子层PCS子层负责8b/10b编码解码和CRC校验,并集成了负责channel绑定和时钟修正的弹性缓冲。8b/10b编码可以避免数据流中出现连0连1的情况,便于时钟的恢复。channel绑定通过在发送数据
superyan0
·
2020-07-12 00:26
vivado
xilinx
FPGA
kcu116
GTY
Xilinx FPGA提供DDR4内存接口解决方案
UltraScale
器件采用ASIC级架构,可支持大量I/O和超大存储带宽,并能够大幅降低功耗和时延。赛灵思稳定可靠的内存解决方案可加速设计进程,并增加了对DDR4接口的支持。
英尚微电子
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2020-07-10 03:26
内存
fpga
存储技术
Xilinx FPGA内部体系结构
在制程工艺上,Xilinx的7系列FPGA采用28nm工艺,
UltraScale
采用20n
Poo_Chai
·
2020-07-09 11:08
FPGA
FPGA 中的有符号数乘法
7系列及之前的FPGA都是25x18的DSP,
UltraScale
中是27x18,我们可以通过调IPCore的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。
猫叔Rex
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2020-07-06 12:26
FPGA
ZYNQ
UltraScale
双核裸机系统搭建
ZYNQUltraScale硬件平台vivado2018.1开发平台实现裸机双核系统,vivado工程正常建立即可SDK工程中,分别选择不同Processor建立ApplicationProject建立cpu0与cpu1应用工程后,再建立FSBL工程,完成后工程目录如图由于ZYNQ需要把程序读取到DDR中运行,在默认工程中设置的栈空间地址是相同的,为了防止程序运行地址冲突,所以需要改变运行内存地址
yobuwen
·
2020-07-06 11:26
【Zynq
UltraScale
+ MPSoC解密学习5】Zynq
UltraScale
+的RPU
目录一、简单介绍二、Cortex-R5的结构(单核)2.1DataProcessingUnit2.2Load/StoreUnit2.3PreFetchUnit2.4L1memorysystem2.4.1Icache和Dcache2.4.2MemoryProtectionUnit(MPU)2.4.3Tightly-CoupledMemory(TCM)接口2.4.4Errorcorrectionand
xinxulsq
·
2020-07-06 09:25
Zynq
UltralScale+
【Zynq
UltraScale
+ MPSoC解密学习10】Zynq
UltraScale
+的PS互连
目录一、功能介绍二、互连框图2.1FPDMainSwitch2.2Cache一致性互连2.2.1FullCoherency2.2.2I/OCoherency2.2.3ACPCoherency2.3互连子模块三、互连寄存器一、功能介绍PS互连由多个Switch组成,这些Switch通过高级可扩展接口(AXI接口)点对点连接系统资源,用于master口和slave口之间传输地址、数据以及响应事务。AR
xinxulsq
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2020-07-06 09:25
Zynq
UltralScale+
【Zynq
UltraScale
+ MPSoC解密学习3】Zynq
UltraScale
+的GTx
目录一、几个基本概念1.1Serdes1.2GT二、ZynqU+的High-SpeedSerialI/O2.1PS-GTR2.2GTH/GTY一、几个基本概念1.1SerdesSERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(
xinxulsq
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2020-07-06 09:24
Zynq
UltralScale+
【Zynq
UltraScale
+ MPSoC解密学习1】Zynq
UltraScale
+的基本介绍
目录前言ZynqUltraScale+是啥?和Zynq-7000的比较处理器FPGA(PL)其他(参考ug1085)ZynqU+的应用前言前言就是唠嗑。接触Zynq已一年有余,之前一直是在玩Zynq-7000,最近因为某些原因需转战ZynqUltraScale+,于是开启了学习和应用的新征程。Zynq-7000的基础资料满大街,U+的会少点,不知道是因为用的人相对较少还是因为觉得差异不大的原因,这
xinxulsq
·
2020-07-06 09:24
Zynq
UltralScale+
ZYNQ
UltraScale
+ MPSoC USB2.0接口裸机驱动(Mass Storage)
概要ZYNQUltraScale+MPSoC支持支持USB3.0,其功能通过PS侧GTR接口实现。实际设计中,有时希望仅支持USB2.0即可。这里,概要描述仅需要USB2.0场景下的软硬件设计及调试过程。我们在实际设计中,采用了与ZCU102相同的USBPHY芯片(Microchip/USB3320)。硬件设计设计中,首先需要保证PHY器件处于正常工作状态,这里要根据PHY器件的器件手册,进行确认
wrong_jian
·
2020-07-06 07:23
Zynq
UltraScale
+ MPSoC配置DDR4参数
ZynqUltraScale+MPSoC配置DDR4参数前言自己做自己的嵌入式产品一般要选择合适的DDR,而这里开发板给的是4GB的UIMM的DDR4,也就是电脑上用的,所以用不了,只能自己挂载Component,这里说一下配置的过程,如何从PDF中拿出参数来参考手册:UG1085P201开始ZynqDDR控制器1、首先看一下ZynqMPSoC支持的DDR,这里的手册是UG1085,首先是最大支持
Donce Jiang
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2020-07-06 05:28
zynq
ARM
Zynq
UltraScale
+ MPSoC EV系列VCU应用通路搭建
petalinux2、vivado3、官方demo进行学习,连接如下:https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/25329832/Zynq+
UltraScale
Donce Jiang
·
2020-07-06 05:58
zynq
ARM
Zynq
UltraScale
Linux A53和裸机 R5共享内存通信
环境Petalinux2019.1ubuntu16.04ZCU106开发板开始接着上一篇文章,主要实现一个共享DDR,A53可以读写数据且不被LinuxsystemRam占用,裸机也可以读写。一、开始,修改petalinuxconfigMemorysize修改为5fffffff,然后修改设备树,/include/"system-conf.dtsi"/include/"pl.dtsi"/{reser
Donce Jiang
·
2020-07-06 05:58
zynq
ARM
ZCU104开发板:开发板介绍1
简介嵌入式视觉低成本(EVLC)开发套件使汽车,AR/VR,无人机,机器视觉和工业视觉开发人员能够在Zynq®
UltraScale
+™MPSoCXCZU7EV-2FFVC1156器件上构建设计原型和测试他们的设计
成电一枝花
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2020-07-06 03:44
FPGA学习
米尔电子Zynq
UltraScale
MPSoC核心板资料介绍
米尔ZynqUltraScaleMPSoC核心板(MYC-CZU3EG)是采用Xilinx新一代Zynq处理器。该核心板是业界最小尺寸ZynqUltraScale核心板,采用16纳米制程,相比Znyq7000系列每瓦性能提升5倍,且单芯片融合4核心Cortex-A53(Upto1.5GHZ),2核心Cortex-R5,GPU和154KLE的FPGA(包含DSP模块),强大且灵活。该款核心板性能配置
weixin_33966365
·
2020-07-05 23:36
【重点】米尔发布Zynq
UltraScale
MPSoC核心板
米尔发布新产品:国内首款ZynqUltraScale+MPSoC平台核心板(及开发板):MYC-CZU3EG。xilinxZynqUltraScaleMPSoC核心平台拥有超高性能,是基于XILINX16nm新一代ARM+FPGA处理器XCZU3EG,每瓦性能提升5倍。MYC-CZU3EG搭载的XILINX新一代Zynq处理器(具体型号XCZU3EG-1SFVC784,未来可选用XCZU2CG,X
weixin_33806300
·
2020-07-05 23:11
米尔Zynq
UltraScale
MPSoC核心板资料介绍
米尔ZynqUltraScaleMPSoC核心板(MYC-CZU3EG)是采用Xilinx新一代Zynq处理器(具体型号XCZU3EG-1SFVC784,未来可选用XCZU2CG,XCZU3CG.XCZU4EV,XCZU5EV)。该核心板是业界最小尺寸ZynqUltraScale核心板,采用16纳米制程,相比Znyq7000系列每瓦性能提升5倍,且单芯片融合4核心Cortex-A53(Upto1.
米尔MYIR
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2020-07-05 16:27
xilinx
zynq
开发板
Zynq----获取芯片内部温度数据
参照https://china.xilinx.com/html_docs/registers/ug1087/ug1087-zynq-
ultrascale
-registers.html可以知道温度数据存储在
海歌也疯狂
·
2020-07-05 04:36
Xilinx
Ultrascale
&
Ultrascale
+架构 时钟资源分析(一)
外部全局用户时钟(Externalglobaluserclocks)可以被引进
Ultrascale
架构设备,通过名叫全局时钟输入(globalclockinputs)的时钟引脚对,下文简称GC。
咚次嗒次
·
2020-07-05 03:10
Ultrascale架构
PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换
PCIetoAXITranslation——PCIe内存空间到AXI内存空间的转换
UltraScale
系列芯片包含PCIe的Gen3IntegratedBlockIP核在内的多种不同功能的IP核都会有一页设置为
WinThor_2015
·
2020-07-05 03:43
KCU105开发板
VIVAD与ZYNQ
VIVADO
ZYNQ
UltraScale
双核裸跑 / 裸跑 + Linux
#1背景提出某项目对中断延迟有很高的要求,客户的构架为:PPC+Vxworks,延迟时间大概:10us.(因硬件设计原因,还可以更小)。我们在Linu系统下测试中断延迟大概几百us,而且这是在CPU很空闲情况下的测试结果。Linux非实时性操作系统,延迟参数不可预估。所以,想采用裸跑+Linux的方案。#2开发平台硬件平台:ZYNQ7020、ZYNQUltascale+MPSOCXCZU19EGF
Kuens
·
2020-07-05 00:19
ZYNQ开发
ZYNQ
Ultrascale
+
MPSoc
Zynq
Ultrascale
PS - PL中断
1本文主要介绍ZynqMPUltrascalePL-PS中断1.1zynq中断学习zynq的中断分为三种:1.软件中断(SGI,Softwaregeneratedinterrupts,中断号0-15)(16–26reserved):被路由到一个或者两个CPU上,通过写ICDSGIR寄存器产生SGI.2.私有外设中断(PPI,privateperipheralinterrupts,中断号27-31)
Kuens
·
2020-07-05 00:19
ZYNQ
Ultrascale
+
MPSoc
PS-PL中断
ZYNQ
Ultrascale
+ Petalinux 开发环境搭建 && FSBL
ZYNQMPUltrascale+Petalinux环境搭建1.简介ZynqUltraScale+MPSocxcu19eg-ffvc1760-2-iVivado17.4petalinux17.4(建议使用最新的SDKIDE)Ubuntu16.042.环境搭建1.1.安装软件包手动更新镜像源:设置完成后,输入命令更新软件源:sudoapt-getupdate安装软件包sudoapt-getinsta
Kuens
·
2020-07-05 00:19
ZYNQ
Ultrascale
+
MPSoc
MYD-CZU3EG开发板评测-MPSOC系列
MYD-CZU3EG开发板搭载的
UltraScale
+MPSoC平台器件—XCZU3EG,它集成了四核Cortex-A53处理器,双核Cortex-R5实时处理单元以及Mali-400MP2图形处理单元及
小人物r
·
2020-07-04 23:32
mpsoc
Zynq
UltraScale
+ MPSoC 的多媒体功能解决方案(连载四)——应用示例
ZynqUltraScale+MPSoC的多媒体功能解决方案(连载四)应用示例ZynqUltraScale+MPSoC的可扩展电源、高性能和专用引擎使其成为许多应用的理想选择。视频会议应用ZynqUltraScale+MPSoC支持高端视频会议端点。视频会议端点是用来进行点对点视频通话的终端。一个完整的双向视频会议系统由一个视频摄像头和一个基本单元组成,该基本单元与每个位置的视频显器连接。两个基础
小人物r
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2020-07-04 23:32
mpsoc
Zynq
UltraScale+
MPSoC
Zynq
UltraScale+
MPSoC
多媒体功能解决方案
Zynq
UltraScale
+ MPSoC 的多媒体功能解决方案(连载五)——优势总结
ZynqUltraScale+MPSoC优势ZynqUltraScale+MPSoC的灵活性能加速计算密集型应用程序,在GPU、CPU和PL之间共享工作负载,在PL中可卸载复杂的算数计算以实现硬件加速,并且在APU上可预先计算OpenGL着色语言(GLSL)一致变量。GPU着色器核心上的计算仅适用于顶点和片断之间不同的值。整批顶点中所有保持常量的值在CPU上处理最为有效。在某些任务中,即使对于非常
小人物r
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2020-07-04 23:32
mpsoc
Zynq
UltraScale+
MPSoC
Zynq
UltraScale
+ MPSoC 的多媒体功能解决方案(连载三)
集成型可编程逻辑(PL)除视频编解码器和图形处理之外,多媒体应用还需要其他重要组件,如视频数据的输入输出管理,以及处理高速视频数据的功能。ARMCortex-A53核心、存储器单元和ZynqUltraScale+MPSoC的诸多外设相结合,为管理和捕获多个不同来源的数据发挥了关键作用,而后再向VCU提供数据。USB和以太网等PS外设可用于摄像机、网络相机与网络摄像头等视频流设备。在PL内可设计定制
小人物r
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2020-07-04 23:32
mpsoc
Zynq
UltraScale+
MPSoC
Zynq
UltraScale
+ MPSoC 的多媒体功能解决方案(连载二)
VCU软件堆栈可用ZynqUltraScale+MPSoC结合常见的多媒体框架GStreamer,来开发硬件加速型多媒体应用。GStreamer采用的插件模型可分为三大功能:源极、过滤和汇极插件。通过链接不同的插件/元素,可创建实现美的回放或捕获等具体任务的流水线。GStreamer提供的gst-omx插件能在ZynqUltraScale+MPSoC器件上执行硬件加速视频编码与解码。GStream
小人物r
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2020-07-04 23:31
mpsoc
Zynq
UltraScale+
MPSoC
【2019最新】基于Zynq
UltraScale
MPSoC系列处理器的开发板
2019年5月,米尔隆重推出国内首款ZynqUltraScaleMPSoC平台核心板(及开发板):MYC-CZU3EG。基于XilinxUltraScaleMPSoC架构,ZynqUltraScale+MPSoC通过硬件、软件和I/O可编程性实现了扩展式系统级差异、集成和灵活性。采用16纳米制程,单芯片融合4核心Cortex-A53(Upto1.5GHZ),2核心Cortex-R5,GPU和154
小人物r
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2020-07-04 23:00
mpsoc
Zynq
UltraScale+
MPSoC
Xilinx基于PCIE的部分重配置实现(一)
值得说明的是,基于PCIE的部分可重构需在
ultrascale
系列及
ultrascale
+芯片才能实现,具体哪些系列能实现哪种配置方式如下图所示:图1本质上来说,无论是JTAG还是ICAP或者MCAP以及其它
Evening_FPGA
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2020-07-04 20:17
FPGA
Xilinx Zynq
UltraScale
+ MPSoC VCU ROI Demo跑
一、前言ZU7EV系列MPSoC集成了硬件视频编解码IPVCU,可进行H264/H265视频编解码。Xilinx提供了VCU参考TRD,此外,还提供了一个VCU+DPU的参考设计:ZynqUltraScaleMPSoCVCUTRD。该wiki提供了2个下载地址,其中带v1.0是较新的(https://www.xilinx.com/member/forms/download/eula-xef.htm
kanojoy
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2020-07-04 20:17
Xilinx ZYNQ
UltraScale
+ MPSoC应用专栏系列连载[第四篇]相机和接口板
XilinxZYNQUltraScale+MPSoC应用专栏系列连载[第四篇]相机和接口板作者:hello,panda连载[第三篇]讲过,要设计一块接口板和Xilinx官方开发板ZCU104对接来做验证。接口板有两块,分别是相机板和扩展板,相机板搭载SonyIMX172/117传感器;接口板包括FMC插座、万兆以太网SFP+接口、千兆以太网PHY接口和若干引出的IO(可用作MIPIDSI、LVDS
_Hello_Panda_
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2020-07-04 17:46
xilinx随笔
Xilinx Zynq
UltraScale
+ MPSoC应用专栏系列连载[第一篇]写在前面
一、写在前面FPGA是可编程芯片,因此FPGA的设计方法包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、存储器、输入输出接口电路以及其他设备;软件即是相应的HDL程序以及最新非常流行的基于高层次综合的程序方法,如Xilinx的一系列工具HLS、SDSoC和Altera的SoCEDS等。(1)选择FPGA(SoC)的若干理由a)FPGA具有现场可编程能力,即使产品已经投入市场,也可根据特殊应
_Hello_Panda_
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2020-07-04 17:46
xilinx随笔
闲话Zynq
UltraScale
+ MPSoC (连载1)——忆老前辈Zynq-7000
闲话ZynqUltraScale+MPSoC作者:Hello,Panda时隔三年,Xilinx推出了其全新的异构SoC,大名叫ZynqUltraScale+。相比它的前辈Zynq-7000,这款SoC功能显得更加强劲:最显著的变化是新加入了GPU和视频编解码器,PS端的高速接口更加丰富。按照Xilinx官方的说法,ZynqUltraScale+主要针对控制、图像和网络这三大块,比如说汽车辅助驾驶、
_Hello_Panda_
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2020-07-04 17:15
xilinx随笔
Zynq
Zynq
UltraScale
Xilinx
Zynq-7000
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