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VHDL
VHDL
呼吸灯源码解析
VHDL
呼吸灯源码解析Date:2016/10/27CSDN主页固有声明使用IEEE库和标准逻辑器件libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all
varC
·
2020-08-15 22:43
vhdl
基于FPGA的
VHDL
语言呼吸灯设计
网上的各种资料讲解地不是很全，希望能把自己的思考分享给大家，一同学习。有不足的地方希望大家能指出，共同进步！1.系统概述本设计在AlteraCycloneIIEP2C35平台上，利用锁相环、计数器等数字电路，产生占空比可随时间自动变化的PWM波形，从而控制LED灯的亮度变化，实现以2s为周期的LED灯的呼吸显示效果。2.系统原理图如图1所示，input和output为输入输出模块。altpll0为
AAUfoa
·
2020-08-15 21:20
FPGA
VHDL
赋值语句、顺序语句与结构描述方式
更正：把上面那句话改成“不在意”。有限状态机：libraryieee;useieee.std_logic_1164.all;entitystatusisport(clk,k:instd_logic;situation:outstd_logic_vector(1downto0));endstatus;architecturertlofstatusistypestate_typeis(s0,s1,s2
学分
·
2020-08-15 19:12
VHDL
学习日志之synthesis and optimization(2)——Architecture level synthesis
2.这个是干嘛的Architecturelevelsynthesis的最终目的是将输入的behaviordescription（用
vhdl
之类的硬件语言）最终变成sequencinggraph一样的形式
Akimoto Akira
·
2020-08-15 12:12
synthesis
and
optimization
HLS与RTL语言使用情况调查
经常听人说，Verilog或
VHDL
与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。
数字积木
·
2020-08-15 12:29
HLS图像处理总结（一）
HLS工具以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为
vhdl
或verilog,相比于纯人工使用
weixin_30678821
·
2020-08-15 11:33
高级综合（high-level-synthesis，HLS）：软件算法在FPGA上实现硬件加速的综合工具
high-level-synthesis）：软件算法在FPGA上实现硬件加速的综合工具HLS（high-level-synthesis），高级综合，将C/C++/SystemC编写的软体算法综合成RTL编码（
VHDL
Hk-
·
2020-08-15 10:52
虹科FPGA-HLS
fpga
hls
hardware
算法
并行计算
UART的
VHDL
实现
串口原理标准的串口是接触到的RSR232串口，工业上用的比较多，而我们实际中使用的串口则是在这基础上的简化，只用其中三根线TXD,RXD和地线。串口通信是单线通信，数据在一根线上进行传输，而传输协议为：一帧数据的开始拉低电平，表示开始传输数据；随后串行发送8位bit位，随后紧跟1到2个码元的高电平停止位，此时一帧数据传输完毕，等待下一帧数据传输。数据的传输时间与码元宽度直接相关，而码元宽度由传输的
beautifulzc
·
2020-08-15 05:58
fpga
【数字系统】基于
VHDL
语言设计电子时钟（Quartus II开发）
采用
VHDL
语言写程序，使用QuartusII进行编程，最后在睿智四代AX4010板子上进行实验验证。二、模块设计按键消抖模块、时钟分频模块、置数模块、秒分时计数模块、蜂鸣器模块、数码管输出模块。
DwD-
·
2020-08-14 21:32
专业课
QUARTUS15.0和MODELSIM联合仿真
建立工程项目建立
VHDL
文件在左边导航栏FILES中对应看到vhd后缀的文件H:\FPGA\EDA\eda_01\halfadder.vhd；也可以开始在文本中进行编辑，也可以在本地创建记事本后写入保存后修改后缀为
XuliangYu_tyut
·
2020-08-14 07:47
单片机与嵌入式
FPGA
FPGA中信号的延迟
在萧大哥的博客里看到这篇博客，用
VHDL
写过这个，在实际的项目中经常需要将特定的信号延迟，这个是Verilog的学习下了。。。。
xiaph2007
·
2020-08-14 04:03
(转)
VHDL
的延时理解
VHDL
中的delta延时大于零，但小于任何指定的延时（指定的延时包括after指定的惯性延时和transport指定的传输延时）。
weixin_33810006
·
2020-08-14 03:08
VHDL
语言的学习笔记
VHDL
代码书写风格：数据流(DataFolw)：数据从输入到输出和信号间的传输在数据流描述中，运算时并发执行的，即并发信号赋值。数据流描述不使用进程（不像行为描述那样）和顺序信号赋值语句。
意乾坤s
·
2020-08-14 03:49
学新笔记
VHDL
中的signal（信号）variable（变量）的定义与赋值
VHDL
中的signal（信号）variable（变量）的定义与赋值variable（变量）1.变量只能在process（进程）和子程序中定义和使用process(clk)variablev1:integer
cc雨落
·
2020-08-14 03:06
Vhdl
VHDL
：信号、端口以及和Verilog的区别
1.信号信号是描述硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值（这决定于语句的表达方式）。这一属性与触发器的记忆功能有很好的对应关系，只是不必注明信号上数据流动的方向。信号定义的语句格式与变量相似，信号定义也可以设置初始值，定义格式是：SIGNAL信号名：数据类型:=初始值；同样，信号初
dianhuo7207
·
2020-08-14 03:40
Verilog初级教程（2）Verilog HDL的初级语法
文章目录前言正文注释空格操作符数字格式字符串标识符关键字verilog修订写在最后前言学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如
VHDL
李锐博恩
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2020-08-14 02:42
#
数字设计基础教程
quartus-ModeliSm仿真教程
在完成
VHDL
模块的编写后，检验自己写的时序是否有误的最好方法就是进行仿真了。然而quartus是我用过的最奇怪的软件了，因为它的每个版本包含的功能都不相同。
Nokilala
·
2020-08-13 22:53
FPGA
VHDL
--VGA时序控制
利用
VHDL
实现VGA的时序。
Nokilala
·
2020-08-13 22:53
从
VHDL
到UVM验证平台转变的优点评估
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训由于功能变得难以理解，通过肉眼检查波形来验证FPGA设计变得越来越困难。作为一个顶级油田服务公司，BakerHughes主要设计小规模FPGA设计，通常少于10万门。但是在尺寸大小和复杂程度上一直在增加。同时，这些FPGA设计是需
路科验证
·
2020-08-13 15:52
SV语言与UVM应用
IC验证培训
VHDL
UVM
FPGA
路科验证
Understand 2.5使用指南（中文）
支持多种语言，以软件维护为目标的交互式开发环境，主要有助于大型项目的新编和历史代码的理解和维护，支持的语言包括Ada，C++，C#，FORTRAN，Java，JOVIAL，Delphi/Pascal，PL/M，
VHDL
push0529
·
2020-08-13 10:47
我在看书
交通控制系统
【设计要求】用
VHDL
语言设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，要求如下：（1）主、支干道各设一个红、绿、黄指示灯，LED显示（2）主干道处于常允许通行状态，支干道有车来的时候才允许通行
雷神不打雷
·
2020-08-12 17:48
FPGA(Altera)
VHDL
有限状态机（单进程，双进程）交通灯示例
FiniteStateMachine有限状态机它的逻辑流程图是：注意！“当前状态”和“下一状态”的位置，我们将在下文的交通灯示例中理解。设计要求：--我们要设计一个十字路口的交通灯，就两个按钮，东西方向一个（sensor2），南北方向一个（sensor）。流程就是，东西方向为红灯，南北在走人，--这时候东西方向的人想过马路，按下sensor2,然后红变绿，东西走，南北停。然后南北的人想过马路，按下
Smile_h_ahaha
·
2020-08-12 16:25
嵌入式
FPGA的IP核
IP核有两种，与工艺无关的
VHDL
程序称为软核；具有特定电路功能的集成电路版图称为硬核。
hemmingway
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2020-08-12 09:24
EDA笔记(9)--基本逻辑电路
目录一.译码器和编码器的设计1.电路设计思路2.
VHDL
程序设计--3线-8线译码器(高电平有效)3.设计总结扩展1.译码器2.编码器二.选择器和驱动电路的设计1.选择器--电路设计思路2.选择器--
VHDL
不合格的engineer
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2020-08-12 00:16
在校学习知识
EDA笔记(8)--
VHDL
描述风格
目录一.行为描述二.数据流描述三.结构描述四.总结一.行为描述1.如果
VHDL
的结构体只描述了所希望电路的功能/行为，而没有直接指明或涉及实现这些行为的硬件结构，则称为行为描述。
不合格的engineer
·
2020-08-12 00:16
在校学习知识
EDA笔记(10)--状态机
目录一.状态机的设计基础1.状态机的组成2.状态机的基本操作3.状态机的种类二.一般状态机的
VHDL
设计三.一般状态机的
VHDL
设计模型四.状态机的设计总结一.状态机的设计基础1.状态机的组成2.状态机的基本操作
不合格的engineer
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2020-08-12 00:16
在校学习知识
Verilog HDL Coding Style Proposal
VerilogHDLCodingStyleProposal一、写在前面的话话说Bingo触摸FPGA也有几年了，一开始学的
VHDL
，后来跟上了时代的潮流，又自学了Verilog，一直保持到了今天，似乎早已淡忘了
weixin_33834628
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2020-08-11 23:16
学习笔记01【数字电路与逻辑设计】
大小写敏感（
VHDL
不敏感）空格
Gao_SC
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2020-08-11 20:17
数电
kururu的
VHDL
学习笔记
最近开始做课程设计，
VHDL
设计一个中央空调的控制程序。
afhfhfghsdf2015
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2020-08-11 11:30
kururu的
VHDL
学习笔记
最近开始做课程设计，
VHDL
设计一个中央空调的控制程序。
afhfhfghsdf2015
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2020-08-11 11:30
Vivado Synthesis Attribute
OriginatedfromUG901v2020.1.Covers
VHDL
designonly.1.ASYN_REG:ToinformthetoolthataregisteriscapableofreceivingasynchronousdataintheDinputpinrelativetothesourceclock
非鱼知乐
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2020-08-10 08:01
【FPGA学习笔记】
VHDL
仿真
一、仿真概述1、实际仿真时，需要一个仿真器（modelsim）。仿真时通常需要两个输入，设计描述和驱动设计的激励文件。2、仿真模型：3、仿真流程图：二、TestBench文件的编写1、测试文件的基本机构LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtest_benchIS--测试文件的实体，一般为空ENDtest_bench;ARCHITECTUREtb
米多奇米饼
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2020-08-09 03:41
FPGA
fpga
vhdl
仿真器
【FPGA学习笔记】
VHDL
:GENERATE语句
由于生成语句可以用来产生多个相同的结构，因此使用生成语句就可以避免多段相同结构的
VHDL
程序的重复书写。
米多奇米饼
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2020-08-09 03:41
FPGA
【FPGA学习笔记】
VHDL
学习笔记（三）顺序语句
一、赋值语句1、变量赋值：用“：=”a:=2;b:=3.0;2、信号赋值用“qqqqqb)THENtmp:=a;ELSEtmp:=B;ENDIF;RETURNtmp;ENDmaximun;--描述RS触发器(过程体)PROCEDURErs(SIGNALs,r:INSTD_LOGIC;SIGNALq,nq:OUTSTD_LOGIC)ISBEGINIF(s='1'ANDr='1')THENREPORT
米多奇米饼
·
2020-08-09 03:10
FPGA
fpga
vhdl
编程语言
Verilog - 笔试题（2）
1.下面哪个是可以用verilog语言进行描述，而不能用
VHDL
语言进行描述的级别？
Papa Pig
·
2020-08-09 02:15
数字IC笔试面试
VHDL
入门学习
一、
VHDL
优点：覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言;
VHDL
语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解;
VHDL
语言可以与工艺无关编程;
VHDL
语言已做为一种
山鬼谣弋痕夕
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2020-08-08 23:07
读书笔记
VHDL
数据类型
VHDL
语言Process
FPGA编程,
VHDL
语言,芯片ALTERACycloneEP1C60240C8,UP3-1C6实验板,QuartusII.
VHDL
语言中一般定义一个Entity,Entity中定义引脚之类的与其他模块交互的接口
tonywjd
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2020-08-08 22:31
嵌入式
(原创)产生AM调幅信号的DDS——
VHDL
libraryieee;useieee.std_logic_1164.all;useIEEE.numeric_std.all;USEIEEE.std_logic_unsigned.ALL;useieee.std_logic_arith.all;-------------------------------------------------Entityamdds_moduleis---------
qdk0901
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2020-08-08 18:57
FPGA(
VHDL
)语音识别
在AlteraDE0上使用MATLAB和
VHDL
的简单语音识别系统。介绍该项目是一个试验，目的是在低端和教育性FPGA（如AlteraDE0）上开发简单的语音识别引擎。
国外课栈
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2020-08-08 16:14
编程
电子
FPGA
VHDL
语音识别
【FPGA】对FPGA的理解
1、FPGA的设计流程FPGA(FieldProgrammableGateArray)是一种可编程的逻辑电路，可以通过硬件描述语言Verilog或者
VHDL
实现逻辑电路的设计。
Denny#
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2020-08-08 16:42
【其他杂谈】
vhdl
语言里的cnt1:=(others=>'1')是什么意思
qbl=relate_question_0&word=
vhdl
%20others
vhdl
语言里的cnt1:=(others=>'1')是什么意思请说具体点！谢谢！！
helloasimo
·
2020-08-08 16:41
FPGA
VHDL
（一）：数据类型
1.预定义的数据类型（1）std库的standard包集：定义了位（BIT）、布尔（Boolean）、整数（integer）和实数（real）数据类型。（2）ieee库的std_logic_1164包集:定义了std_logic和std_ulogic数据类型。（3）ieee库的std_logic_arith包集：定义了signed和unsigned数据类型。还定义了conv_integer(p),
兜-兜
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2020-08-08 15:18
VHDL
Verilog初级教程（1）认识 Verilog HDL
硬件描述语言最开始出现的
VHDL
，它是1983年，应
李锐博恩
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2020-08-08 13:07
#
数字设计基础教程
verilog
testbench
VHDL
并行语句于顺序语句的理解
VHDL
的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。
是这耀眼的瞬间
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2020-08-08 13:27
FPGA那些事
MARK使用指南
VHDL
学习第一天欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左
jieyannnhereCREAM
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2020-08-08 10:29
编辑器
编辑器基本功能
Josh 的学习笔记之 Verilog（Part 1——初识 HDL 设计方法）
文章目录1.设计方法的变迁2.Verilog语言的特点2.1Verilog的由来2.2Verilog和
VHDL
2.3Verilog和C3.HDL的设计与验证流程3.1系统与功能模块定义（系统与功能模块级
Josh Gao
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2020-08-07 21:47
电子/通信工程师的修养
#
Verilog
HDL
EDA 电子设计自动化
VHDL
系列课程4 – 编码译码器
EDA电子设计自动化
VHDL
系列课程4–编码译码器本EDA系列介绍的系统环境是：软件：
VHDL
编程语言；工具：Quartus13.0FPGA芯片是：CycloneIII：EP3C10E144C8电路板细节在
zoro601
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2020-08-07 20:08
HDL
信号处理
FPGA
超过飞飞系列-ZYNQ之FPGA学习3.5IP核之PLL实验（基于正点原子ZYNQ）
VHDL
、verilog不是程序，是硬件描述语言。（此段来源于网络，通俗易懂）7系列的FPGA使用了专用的全局（Global）和区域（Regional）时钟资源来管理和设计不同的时钟需求。
飞飞要我要在你上面
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2020-08-07 17:42
ZYNQ
计组实验一 - 8位可控的二进制补码加减法器
实验说明：1.使用quartusII9.0完成8位可控的二进制补码加减法器2.使用
VHDL
语言编写代码3.学会模块化编程处理实验步骤一.先实现一位全加器libraryieee;useieee.std_logic
种子选手
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2020-08-07 16:12
计算机组成原理
3-8译码器的设计
2.掌握
VHDL
语言的基本结构及设计的输入方法。3.掌握
VHDL
语言的基本描述语句的使用方法。内容设计并实现一个3－8译码器。
Lower_Lamb
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2020-08-07 12:49
EDA
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