Verilog学习系列

FPGA纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持

这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H265--视频压缩理论4、H265--视频压缩--性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H265加速器，在Linux系统下
9527华安·2023-08-08 14:14

FPGA纯verilog代码实现4路视频缩放拼接 提供工程源码和技术支持

FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证8、福利：工程源码获取1、前言本文详细描述了FPGA纯verilog
9527华安·2023-08-08 14:13

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

目录1.本方案的实用价值2.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx官方的videomixe
9527华安·2023-08-08 14:43

FPGA纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持

目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、verilog读写Flash驱动设计5、verilog读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash
9527华安·2023-08-08 14:43

FPGA纯verilog实现 LZMA 数据压缩，提供工程源码和技术支持

目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头5、vivado仿真6、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FPGA压缩图片、视频、普通数据等都具有并行执行的独特优势，关于FPG
9527华安·2023-08-08 14:13

C语言学习系列--＞【函数的递归】

文章目录前言观图有感一、概述二、递归的限制条件三、递归的代码实现例1：求n！例2：顺序打印⼀个整数的每⼀位四、递归与迭代前言小编怀着激动的心情编写本篇小博客，因为我要介绍的是递归——一种优雅的问题解决方法。递归将人分成三个截然不同的阵营：恨它的、爱它的以及恨了几年后又爱上它的。希望各位读者在阅读小编的文章后，可以深刻理解递归思想。观图有感为了让读者形象地认识到递归，先看一组漫画。1、假设你在玩密室
南桥几晴秋·2023-08-08 09:51

C语言学习系列--＞第四弹【分支和循环】

文章目录前言一、if语句1.1基本if语句1.2else语句1.3elseif语句1.4嵌套if语句1.5else悬空问题二、关系操作符三、逻辑操作符逻辑取反运算符四、switch语句4.1作用4.2语法4.3switch语句中的case和default的顺序问题五、while循环5.1作用5.2语法六、for循环6.1作用6.2语法七、do-while7.1作用7.2语法八、break和cont
南桥几晴秋·2023-08-08 09:21

C语言学习系列--＞【函数】详细

文章目录前言一、函数概述二、库函数2.1标准库和头函数2.2库函数使用方法2.3库函数文档的一般格式三、自定义函数3.1语法3.2代码示例四、形参和实参4.1实参4.2实参五、return语句六、数组作为函数的参数七、嵌套调用和链式访问7.1嵌套调用7.2链式访问八、函数的定义和声明8.1单个文件8.2多个文件8.3static和extern8.3.1static修饰局部变量8.3.2static
南桥几晴秋·2023-08-08 09:21

C语言学习系列--＞第一弹【初识C语言】

文章目录前言一、什么是C语言？二、编译器三、第一个C语言项目2.main（）函数3.printf()函数和库函数四、关键字的介绍五、字符和ASCII编码六、字符串和\0七、转义字符总结前言从今天开始，小编为大家整理C语言学习的笔记，供大家参考。如有谬误，欢迎指正。MyGitee：https://gitee.com/gwj-xiao-bai一、什么是C语言？顾名思义，它是一种语言，是一种人与计算机交
南桥几晴秋·2023-08-08 09:51

Android音视频学习系列(二) — 交叉编译动态库、静态库的入门

系列文章Android音视频学习系列(一)—JNI从入门到精通Android音视频学习系列(二)—交叉编译动态库、静态库的入门Android音视频学习系列(三)—Shell脚本入门Android音视频学习系列
金戈鐡馬·2023-08-08 05:38

spring 5.0.x源码学习系列二: 从AnnotationConfigApplicationContext开始，进入spring世界

揭开AnnotationConfigApplicationContext类运行的神秘面纱一、运行大致流程图在这里插入图片描述二、解析2.1无参构造方法AnnotationConfigApplicationContext无参构造方法publicAnnotationConfigApplicationContext(){//在执行此行代码之前,先执行了父类的构造方法//此段代码做的事情://1.初始化b
avengerEug·2023-08-08 03:58

Javascript 数据结构[入门]

文章深入浅出、语言风趣；爱吃必胜客社区创立者，旨在“发现美欣赏美学习系列专栏。Python学习宝库。网络安全学习宝库、文章目录⭐️使用数组存储不同类型的数据使用方括号访问
李奇坤剑指大厂·2023-08-08 03:38

通用FIR滤波器的verilog实现（内有Lowpass、Hilbert参数生成示例）

  众所周知，Matlab中的FilterDesigner可以直接生成FIR滤波器的verilog代码，可以方便地生成指定阶数、指定滤波器参数的高通、低通、带通滤波器，生成的verilog代码也可以指定输入输出信号的类型和位宽
今朝无言·2023-08-07 14:20

PLL 的 verilog 实现

本文对全数字锁相环的原理进行介绍，随后给出verilog实现及仿真。
今朝无言·2023-08-07 09:10

IEEE SystemVerilog Chapter13 : Tasks and functions (subroutines)

13.2Overview任务和函数提供了从描述中的几个不同位置执行通用过程的能力。它们还提供了一种将大型过程分解为小型过程的方法，以便更容易地阅读和调试源代码描述。本小节讨论了任务和函数之间的区别，描述了如何定义和调用任务和函数，并给出了每种任务和函数的示例。任务和函数统称为子例程。以下规则将任务与函数区分开来，但在13.4.4中指出的例外情况除外：--函数主体中的语句应以一个仿真时间单位执行；任
一只迷茫的小狗·2023-08-07 06:52

Systemverilog类

2、在哪里定义类在SystemVerilog中，可以把类定义在program、module、package中，或者在这些块之外的任何地方。类可以在程序和模块中使用。
一只迷茫的小狗·2023-08-07 06:22

System Verilog——虚方法的使用

1、使用虚方法目的通过在父类里定义虚方法(taskorfunction)，可以在当父类句柄调用一个方法时候，前提是若是这个句柄指向了子类对象，则调用的方法为子类的方法而不是父类的方法。1.1、实例理解：将子类句柄赋值成父类句柄moduletb_virtual();classTransaction;bit[31:0]src=100;functionvoiddisplay();$display("Tr
一只迷茫的小狗·2023-08-07 06:50

[HDLBits] Vector100r

input[99:0]in,output[99:0]out);always@(*)beginfor(inti=0;i<100;i=i+1)out[i]=in[99-i];endendmoduleverilog
向盟约宣誓·2023-08-07 05:12

Linux内存映射函数mmap与匿名内存块

学习系列：《APUE14.8》《CSAPP9.8.4》1总结memory-mappedio可以将文件映射到内存中的buffer，当我们从buffer读写数据时，其实操作的是对应文件中的数据。
高铭杰·2023-08-07 05:58

Verilator简介与使用

WelcometoVerilator,thefastestVerilog/SystemVerilogsimulator.AcceptsVerilogorSystemVerilogPerformslintcode-qualitychecksCompilesintomultithreadedC
Hwang_shuo·2023-08-07 05:18

Verilator仿真环境搭建

Verilator简介与使用_Hwang_shuo的博客-CSDN博客Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取
papaofdoudou·2023-08-07 05:18

计数器—verilog

目录常规带使能计数器加减计数器环形计数器约翰逊（Johnson）计数器（扭环形计数器）简易秒表低功耗可恢复计数器计数器的介绍计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变
IC天然居士·2023-08-07 03:49

数字IC经典电路（2）——经典乘法器的实现（乘法器简介及Verilog实现）

乘法器简介及Verilog实现写在前面的话乘法器分类经典乘法器8bit并行乘法器8bit移位相加乘法器优化后的8bit移位相加乘法器查找表乘法器加法树乘法器booth乘法器wallace树乘法器carry-save
IC_Brother·2023-08-07 03:17

数字IC笔面基础，三大核心代码架构之计数器（计数器设计要素及Verilog示例）

计数器设计要素及Verilog示例写在前面的话计数器设计要素计数器设计示例加法计数器减法计数器带使能标志计数器格雷码计数器环形计数器Johnson计数器Ripple计数器（低功耗计数器的一种）BCD计数器总结写在前面的话计数器设计是数字
IC_Brother·2023-08-07 03:46

C++ 学习系列 1 -- 左值、右值与万能引用

1.何为左值？何为右值？简单的说，左值可以放在等号的左边，右值可以放在等号的右边。左值可以取地址，右值不能取地址。1.1左值举例：变量、函数或数据成员返回左值引用的表达式如++x、x=1、cout#includeusingnamespacestd;voidprint(string&str){cout#includeusingnamespacestd;voidprint(conststring&st
在河之洲木水·2023-08-07 02:54

数据挖掘（异常检测）——概述

DataWhale组队学习2021.05组队学习系列笔记一异常检测概述思维导图核心内容：一、异常检测是做什么：划分正常数据（预期行为数据）与非正常数据（预期行为差异数据）二、实现方法：统计方法、线性模型
EL33·2023-08-07 02:47

基于FPGA的音乐播放器Verilog开发

部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688·2023-08-07 00:33

FPGA中Verilog的单首音乐播放器代码，简洁易懂

利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖·2023-08-07 00:02

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5·2023-08-06 22:19

【vim 学习系列文章 4 - vim与系统剪切板之间的交互】

文章目录背景1.1.1vim支持clipboard检查1.1.2vim的寄存器上篇文章：【vim学习系列文章3-vim选中、删除、复制、修改引号或括号内的内容】背景从vim中拷贝些文字去其它地方粘贴，都需要用鼠标选中
CodingCos·2023-08-06 22:15

(Verilog) 阻塞型和非阻塞型的assign语句

Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysblock
向盟约宣誓·2023-08-06 08:57

(Verilog) wire和reg，以及always

Forcombinationalalwaysblocks,alwaysuseasensitivitylistof(*).Explicitlylistingoutthesignalsiserror-prone(ifyoumissone),andisignoredforhardwaresynthesis.Ifyouexplicitlyspecifythesensitivitylistandmissas
向盟约宣誓·2023-08-06 08:27

Verilog学习记录-自用

always语句块一定条件写完整，否则电平触发，综合生成锁存器task不可综合，主要用于仿真/验证大部分都是并行执行的，只有beginend块中阻塞语句是串行if-else和case的区别if-else面积小，但时延（执行时间）大case面积大，但delay小（会被转换为查找表lookuptable）
克莱默申克·2023-08-06 03:25

强化学习案例_强化学习系列案例 | 蒙特卡洛方法实现21点游戏策略

查看本案例完整的数据、代码和报告请登录数据酷客(cookdata.cn)案例板块。快速获取案例方式：数据酷客公众号内发送“强化学习”。蒙特卡洛方法(MonteCarlomethod)是20世纪40年代中期提出的一种以概率统计为指导的重要数值计算方法。其名字来源于摩洛哥的赌城蒙特卡洛，象征着概率。蒙特卡洛方法在金融工程学，宏观经济学，计算物理学等领域应用广泛。本案例将介绍基于蒙特卡洛的强化学习的基本
weixin_39928099·2023-08-05 19:42

FPGA实现NIC 10G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安·2023-08-05 13:03

FPGA实现NIC 25G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安·2023-08-05 13:33

FPGA纯verilog实现Gzip数据压缩deflate算法，提供工程源码和技术支持

目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明5、vivado仿真6、vivado工程7、上板调试验证FPGA开发板测试本zip算法对比于评估8、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FP
9527华安·2023-08-05 13:02

设计一个Glitch Free的时钟切换电路

如题，时钟切换的具体要求如下  用Verilog实现glitchfree时钟切换电路。输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。
邶风，·2023-08-05 13:13

牛客网Verilog刷题——VL52

牛客网Verilog刷题——VL52题目答案题目  请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。
锅巴不加盐·2023-08-05 12:05

4选1多路选择器的Verilog描述及仿真

真值表符号Verilog描述①采用case语句描述moduledata_selector41(sel,in,out);input[1:0]sel;input[3:0]in;outputout;regout
我不叫施展诶·2023-08-05 11:11

JS学习系列 07 - 标签声明（Label Statement）

1.引言假设有这么一道题：for(vari=0;ib){gotoaa;}printf("hello");aa:printf("s");return0;}当ab的时候，由于goto语句的作用，就会跳过print("hello")，直接跳到aa标签声明的代码块中，打印字符"s"，然后结束。这就是goto语句的作用，通过标签声明一个代码块，然后在任何地方都可以执行goto'labe'来进行程序跳转。显而
liuxuan·2023-08-05 05:44

福州学习系列之三

3月4日晚7点多我们到达福州站，很顺利乘坐公交车到达茶园山站，举头望去凤凰假日酒店就在眼前，遮天蔽日的绿树红花，让来自大西北的我们心情越来越好，此处我们必定会度过美好的时光，进入酒店，首先映入眼帘的是酒店用心摆放的几盆兰花，叶片是茂盛的墨绿色，花姿端庄，色泽鲜艳的紫粉色，兰花的淡雅芬芳使得大堂显得分外舒适温馨（可惜兰花没有照片），接待我们的正是福建教育学院的郑、林老师，他们非常的热情，对待甘肃前来
萍水相逢666·2023-08-04 20:19

SystemVerilog scheduler

文章目录简介调度器simulationregionPreponedregionActiveregionInactiveregionNBA(Non-blockingAssignmentEventsregion)ObservedregionReactiveregionRe-InactiveEventsregionRe-NBARegionPostponedRegionPLIregion:Pre-acti
wjx5210·2023-08-04 19:36

2020年DAJIANG秋招IC设计笔试题

2021届大疆校招IC芯片开发工程师笔试题【多选题】以下哪些变化会存在功耗消耗：（ABC）【A】只有数据信号翻转【B】只有复位信号翻转【C】只有时钟信号翻转【D】所有信号都不翻转Verilog中，a=1
一条摸水鱼·2023-08-04 18:51

跨时钟域握手信号的实现（Verilog）

方法使用握手信号是在两个不同域之间传输数据的有效方式，如下图所示：使用握手信号xack和yreq，系统X发给系统Y，下面是使用握手信号传输数据的例子：1）发送器系统X将数据放到数据总线上并发出xreq请求信号，表示有效数据已经发送到接收器系统Y的数据总线上2）把xreq信号同步到接收器的时钟域yclk上。3）接收器在识别xreq同步信号yreq2后，锁存数据总线上的信号4）接收器发出确认信号yac
IC2ICU·2023-08-04 16:54

verilog实现I2C控制器 （小梅哥思路）----详细解析

i2c_bit_shift模块框图如下所示输入输出信号：整体的思路如下：通过输入的命令组合，完成一次8字节数据的传输。定义了6种命令，WR写数据请求（6’b000_001）STA起始位请求(6’b000_010)RD读数据请求(6’b000_100)STO停止位请求（6’b001_000）ACK应答位请求(6’b010_000)NACK无应答请求（6‘b100_000）采用了状态机里面套用序列机的
IC2ICU·2023-08-04 16:24

Verilog实现冒泡法排序（可配置数据的数目和位宽）

1冒泡排序冒泡排序（BubbleSort）也是一种简单直观的排序算法。它重复地走访过要排序的数列，一次比较两个元素，如果他们的顺序错误就把他们交换过来。走访数列的工作是重复地进行直到没有再需要交换，也就是说该数列已经排序完成。这个算法的名字由来是因为越小的元素会经由交换慢慢"浮"到数列的顶端。作为最简单的排序算法之一，冒泡排序给我的感觉就像Abandon在单词书里出现的感觉一样，每次都在第一页第一
IC2ICU·2023-08-04 16:24

systemverilog学习 ----队列

队列队列是一头取另一头存的数据结构，符合先进先出的顺序。队列像一个动态数组一样，队列长度可以增加或者减小，同时也支持在任意位置增加和移除元素。队列声明和unpacked数组是类似的，只是需要使用$符号来确定数组的大小。在队列中，下标0表示第一个元素，$表示最后一个entry。可以指定队列的长度，也可以不指定队列的长度。bitqueue_1[$];//queueofbits(unboundqueue
IC2ICU·2023-08-04 16:24

Verilog基础（一）——数据类型、运算符

Verilog基础（一）——数据类型、运算符1.数据类型1.1常量1.2参数1.3传参示例1.4变量1.4.1Wire型1.4.2Reg型1.4.3Memory型2.运算符2.1赋值运算符2.1.1阻塞赋值运算符
BIGMAC_1017·2023-08-04 16:21

【数字IC】从零开始的Verilog UART设计

从零开始的UART协议设计一、写在前面1.1协议标准1.2数字IC组件代码二、设计要求三、模块划分四、全局参数五、整体结构六、波特率生成器6.1设计文件6.2仿真文件6.3仿真结果七、发送模块7.1发射模块状态机跳变7.2设计文件7.3仿真文件7.4仿真结果八、接收模块8.1接收模块状态机跳变8.2设计文件8.3仿真文件8.4仿真结果九、TOP模块9.1设计文件9.2仿真文件9.3仿真结果十、本设
张江打工人·2023-08-04 16:50
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