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_Verilog
ASIC-WORLD
Verilog
(1)一日
Verilog
写在前面在自己准备写一些简单的
verilog
教程之前,参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
·
2023-04-09 05:39
Verilog语法
fpga开发
Xilinx
Verilog
altera
HNU-电路与电子学-实验4
2.熟悉指令寄存器、状态寄存器、指令计数器、寄存器的工作原理3.学会使用
VERILOG
语言设计时序电路。
甘晴void
·
2023-04-09 04:37
电路与电子学
fpga开发
单片机
嵌入式硬件
电路
HNU-电路与电子学-实验3
二、实验内容1.用
VERILOG
语言设计模型机的8重3-1多路复用器;2.用
VERILOG
语言设计模型
甘晴void
·
2023-04-09 04:01
电路与电子学
rabbitmq
java
电路
弱电
模拟IC设计——
Verilog
A/AMS笔记
等号左边通常是integer或者real类型<+:用于对electrical型赋值,需要在仿真器中迭代运算,必须被放在analogbegin里面;多个<+等式的运算不存在计算顺序的先后2.输入输出关系不像数字
verilog
KGback
·
2023-04-09 03:46
模拟IC
模拟IC设计
verilog
遇到重复的模块应该怎么简便写法
1.极力推荐generatefor写法eg:moduleA#(parameterx=16)();genvarpin_countgeneratefor(pin_count=0;pin_count<x;pin_count=pin_count+1)begin:action这里就写被复制16次的模块endmodule
燎原星火*
·
2023-04-09 02:25
fpga开发
从零开始
verilog
以太网交换机(三)MAC发送控制器的设计与实现
从零开始
verilog
以太网交换机(三)MAC发送控制器的设计与实现声明:博主主页:王_嘻嘻的CSDN主页从零开始
verilog
以太网交换机系列专栏:点击这里未经作者允许,禁止转载,侵权必删关注本专题的朋友们可以收获一个经典交换机设计的全流程
王_嘻嘻
·
2023-04-08 21:35
从零开始ethernet
switch
macos
fpga开发
数字IC后端流程——(一)数据准备Data Setup
46752319/article/details/107252336ICC数据准备文件主要基于ICC_lab2010的学习查找资料的总结非库文件:·ICC启动环境设置文件:.synopsys_dc.setup·
Verilog
卢卡喵
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2023-04-08 19:11
数字IC后端笔记
fpga开发
第一讲——数字后端设计流程小灶(复旦)
数字后端设计流程小灶(复旦)课时2数字后端开课介绍1.什么是数字后端IC设计时,有些模块可以先写好可以综合的
verilog
code前端写出来的,再通过相应的ASIC设计流程迭代,包括:DCDesignComplier
Nettie777
·
2023-04-08 19:41
fpga开发
手把手的i
Verilog
仿真教程:基于开源工具i
Verilog
Assistant
i
Verilog
和i
Verilog
AssistantIcarus
Verilog
主页i
Verilog
Assistant的Gitee仓库由于i
verilog
是一个非常轻量但是完整的仿真工具,相较于Modelsim
大困困瓜
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2023-04-08 18:00
FPGA
verilog
仿真器
fpga
蜂鸟E203学习笔记(二)--蜂鸟E203总体框架
面积最小化:追求低功耗和小面积,尽可能地服用数据通路以节省面积开销结构简单化性能不追求极端1.2蜂鸟E203处理器核的RTL代码风格使用标准的DFF模块例化、生成寄存器推荐使用
Verilog
中的assi
kelinnn
·
2023-04-08 18:13
蜂鸟E203
学习
fpga开发
RISCV学习笔记6.1--初步认识蜂鸟e203
参考网站:1、全平台轻量开源
verilog
仿真工具i
verilog
+GTKWave使用教程2、Makefile中获取自身目录(pwd,lastword,dirname)3、在vcs中编译及运行测试E203
爱发明的小兴
·
2023-04-08 18:08
riscv处理器设计
fpga开发
学习
使用chatgpt写的串口模块,
verilog
实现
还是很震撼的,仅供参考:由于串口模块的具体实现方式与所用的FPGA设备和外设有关,因此无法提供通用的
Verilog
代码。以下是一个简单的示例,仅供参考。
wu051778
·
2023-04-08 10:17
fpga开发
单比特信号跨时钟域
请用
Verilog
代码描述,并画出对应的时序波形图说明图。
水声小羊
·
2023-04-08 08:21
FPGA
单比特信号跨时钟域
fpga
verilog
慢时钟采样快时钟单BIT信号
对于快时钟采样慢时钟,往往采用打两拍+边沿检测的方法。代码如下:module(inputfast_clk,inputslow_clk,inputrst_n,inputslow_pulse,outputfast_pulse);regpulse_reg,pulse_reg_r1,pulse_reg_r2;always@(posedgefast_clkornegedgerst_n)beginif(!rs
俺要学IC
·
2023-04-08 08:50
fpga开发
嵌入式硬件
经验分享
Verilog
5-单比特信号跨时钟域传输
文章目录单比特信号跨时钟域传输1、时钟域2、亚稳态3、多级寄存器处理3.1信号从B到A(慢到快)3.2信号从A到B(快到慢)单比特信号跨时钟域传输参考链接:https://www.cnblogs.com/rouwawa/p/7501319.html#45271131、时钟域单时钟域:电路中所有触发器都是用一个全局网络,比如FPGA的主时钟输入多时钟域:设计中有多个时钟输入2、亚稳态含义:触发器的输
d_b_
·
2023-04-08 08:20
Verilog电路设计
verilog
Verilog
学习笔记2——可综合设计
文章目录前言一、
verilog
可综合设计1、所有综合工具都支持2、所有综合工具都不支持3、可能支持4、建立可综合模型的原则前言2023.4.7一、
verilog
可综合设计1、所有综合工具都支持task、
_lalla
·
2023-04-08 08:47
Verilog学习笔记
学习
verilog
Verilog
学习笔记3——数据位宽、阻塞/非阻塞赋值、编写原则、三态门
文章目录前言一、数据位宽1、有符号定点数2、Nbit和Mbit相加或相乘二、阻塞赋值和非阻塞赋值三、timescale四、三态门的设计五、
verilog
模块编程原则前言2023.4.5清明节一、数据位宽
_lalla
·
2023-04-08 08:17
Verilog学习笔记
学习
verilog
同步FIFO、异步FIFO详细介绍、
verilog
代码实现、FIFO最小深度计算、简答题
文章目录前言一、多bit数据流跨时钟域传输——FIFO1、FIFO分类2、常见参数3、与普通存储器的区别4、FIFO优缺点二、同步FIFO1、计数器法2、高位扩展法3、单端口和双端口RAM3.1单端口RAM3.2双端口RAM4、例化双端口RAM实现同步FIFO三、异步FIFO1、格雷码1.1二进制和格雷码之间的转换1.2使用格雷码判断空满1.3当深度不是2次幂1.4异步FIFO能否消除掉亚稳态1.
_lalla
·
2023-04-08 08:17
芯动力mooc学习笔记
学习
异步FIFO
同步FIFO
FIFO深度计算
【
Verilog
】跨时钟域处理(一)——多bit MUX同步
跨时钟域处理的概念简单来讲,“跨时钟域处理”即:①输入和输出的参照时钟不同。②中间过程的多个步骤会由不同的时钟控制。跨时钟域处理一般涉及“打拍”,即输入和输出中间空几个时钟周期作为缓冲,其目的在于:打拍(缓冲)可以减小亚稳态概率。打拍的经验原则:一般的,在时钟切换的时候,依照后来的时钟打两拍。(如由clk_a切换到clk_b,那么需要clk_b先空打两拍,再进行别的操作。)【详细了解:CDC:跨时
GalaxyerKw
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2023-04-08 08:10
Verilog杂记
fpga开发
verilog
紫光物联linux登录账号,黑金&紫光,共筑国产FPGA梦——PGL12G 开发板评测(软件篇)...
开发板厂商黑金出产的,国产FPGA紫光同创PGL12G开发板的硬件部分,在上一期给大家简单的介绍了一下,有兴趣的盆友,可以移步上期硬件部分的测评,这期的测评主要将会对紫光同创的这颗PGL12G进行环境的搭建和
Verilog
孙伟莲
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2023-04-08 07:55
紫光物联linux登录账号
数字IC设计流程
基于standcell的简单ASIC设计流程如下算法模型(C/C++/Matlab)RTLHDL(VHDL/
Verilog
)RTL——RegisterTransferLevel(寄存器传输级)不关心寄存器和组合逻辑的细节
MrAlexLee
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2023-04-08 07:20
两层板 PCB Layout 注意实现 -- Layout 检查清单和创想浅记
通过FPGA使用
verilog
进行数字逻辑设计,通过modelsim进行仿真验证。电路功耗
JoYER_cc
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2023-04-08 05:03
单片机
嵌入式硬件
我的 System
Verilog
学习记录(13)
引言本文简单介绍System
Verilog
的断言。
在路上-正出发
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2023-04-08 04:41
SystemVerilog
语法专栏
学习
system
verilog
testbench
开发语言
FPGA学习笔记 1 -- Quartus软件的使用
软件的使用一、FPGA开发流程二、QuartusII13.1软件1.新建工程2.添加设计文件3.分析与综合4.分配引脚5.编译工程6.下载一、FPGA开发流程打开软件→新建工程→设计输入(
verilog
饼里个饼
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2023-04-08 04:41
fpga开发
学习
FPGA学习笔记-1 FPGA原理与开发流程
什么是
Verilog
?
虎慕
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2023-04-08 04:55
FPGA-正点原子
fpga开发
学习
Verilog
文件读写系统任务
Verilog
文件读写系统任务文章目录
Verilog
文件读写系统任务文件打开关闭$fopen$fclose$ferrordemo文件写入$fdisplay$fwrite$fstrobe$fmonitordemo
暴风雨中的白杨
·
2023-04-07 23:14
FPGA
fpga开发
文件读写
测试
testbench
vivado
使用
verilog
实现基于FPGA的TDC设计
verilog
实现TDC,高精度时间数字转换器时间数据转换器(TDC)常被用于测量时间间隔,被广泛应用于飞行时间测量领域。
QQ_778132974
·
2023-04-07 17:01
D1:verilog设计
fpga开发
TDC
verilog
【芯片前端】
verilog
语法中的有符号数signed的本质是什么?
前言很多人(包括之前的我)都搞不清楚,
verilog
中signed和unsigned定义信号后,到低在电路中会有什么区别,本篇内容必须让大家豁然开朗!
尼德兰的喵
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2023-04-07 13:16
芯片前端设计
前端
fpga开发
verilog
芯片
吃透Chisel语言.10.Chisel项目构建、运行和测试(二)——Chisel中生成
Verilog
代码&Chisel开发流程
Chisel项目构建、运行和测试(二)——Chisel中生成
Verilog
代码&Chisel开发流程上一篇文章我们提到了怎么用sbt构建Chisel项目并运行Chisel代码,但是毕竟还是在电脑上运行的
计算机体系结构-3rr0r
·
2023-04-07 11:40
吃透Chisel语言!!!
Chisel
risc-v
fpga开发
计算机体系结构
CPU设计实现
吃透Chisel语言.01.大家
Verilog
和VHDL用得好好的,为什么要整个Chisel语言出来?
大家
Verilog
和VHDL用得好好的,为什么要整个Chisel语言出来???说到数字芯片或微处理器的设计实现,你首先想到的语言是什么?
计算机体系结构-3rr0r
·
2023-04-07 11:10
吃透Chisel语言!!!
risc-v
fpga开发
Chisel
Verilog
VHDL
Verilog
十大基本功7 (IC设计经典书籍)
1《
Verilog
HDL高级数字设计》中文版和原著。这本书本人以为是讲
Verilog
方面的最好的一本书,看完此书后,相信大家的code水平会有很大提高。书中例子
因蕃
·
2023-04-07 11:37
编程语言
第十九章 Chisel基础——常用的硬件原语
至于要如何生成
Verilog
,会在后续章节讲解。如果要编写大型电路,当然也可以一砖一瓦地搭建,但是费时费力,完全体现不出软件语言的优势。
_iChthyosaur
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2023-04-07 11:36
Scala
Chisel
RISC-V
ASIC-WORLD
Verilog
(2)FPGA的设计流程
写在前面在自己准备写一些简单的
verilog
教程之前,参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
·
2023-04-07 11:01
Verilog语法
fpga开发
FPGA
Verilog
xilinx
altera
数字IC手撕代码--联发科(总线访问仲裁)
请用
Verilog
实现一个仲裁器,对两组请求信号进行仲后,要求:协议如图所示,请求方发送req(request)信号1表示有请求给仲裁器,仲裁器响应grant信号为1表示请求成功:通过参数定义在冲突情形下
不吃葱的酸菜鱼
·
2023-04-07 08:15
数字IC手撕代码
fpga开发
数字IC
手撕代码
FPGA
斐波那契数列
verilog
实现
前言:该题为睿思芯科笔试题,笔试时长20分钟。题目描述用代码实现斐波那契数列,代码需要对对enable敏感,当enable为高几周期,sum在enble为高的下一周期输出第几个斐波那契数,斐波那契数列的生成是后一个数字是前两个数字之和,如下序列:0、1、1、2、3、5、8、13、21、34...,当enable为0时,输出端口sum的值为0另外,当enable拉高第一周期时,在下一拍输出0,拉高第
不吃葱的酸菜鱼
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2023-04-07 08:15
数字IC手撕代码
fpga开发
手撕代码
IC设计
数字IC
扰码器原理详解及
verilog
实现
什么是扰码扰码就是对原始的用户数据进行扰乱,得到随机化的用户数据。连续扰码两次就能得到原始数据,通常是发送电路在发送数据时先对数据进行随机扰乱,接收电路使用相同的扰乱算法就可以重新恢复出原始的数据。如图所示:扰码器的优点和作用扰码器产生伪随机的比特序列,它和输入的数据进行异或(相加模二),从而实现对输入串行数据的随机化,伪随机序列也是周期重复的,周期长度取决于反馈多项式中触发器的级数和所选择的多项
不吃葱的酸菜鱼
·
2023-04-07 08:36
数字IC手撕代码
fpga开发
数字IC
手撕代码
IC设计
【随手查】
Verilog
编译报错
Quartus编译、ModelSim等的一些报错的记录,方便日后查找,持续更。。。错误目录Quartus编译报错Error(10079)Error(10137)Error(10170)Error(10170)Error(10839)ModelSim报错1、Declarationsnotallowed...2、Illegaloutputport...一些编译不报错但是无法实现预期功能的错误1、无法生
刘一五
·
2023-04-07 01:41
#
FPGA学习笔记
#
随手查系列
fpga开发
Quartus
ModelSim
硬件语言
Verilog
HDL牛客刷题day05时序逻辑部分(2)
1.VL33非整数倍数据位宽转换8to121.题目:实现数据位宽转换电路,实现8bit数据输入转换为12bit数据输出。其中,先到的数据应置于输出的高bit位。电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性,valid_out用来指示数据输出data_out的有效性;clk是时钟信号;rst_n是异步复位信号。2.解题思路2.1生成一个寄存器存储数据,寄存器的大小应该
_She001
·
2023-04-06 21:57
牛客刷题
Verilog
HDL
fpga开发
硬件语言
Verilog
HDL牛客刷题day04 序列检测部分
1.VL25输入序列连续的序列检测1.题目:请编写一个序列检测模块,检测输入信号a是否满足01110001序列,当信号满足该序列,给出指示信号match。模块的接口信号图如下:2.解题思路2.1首先暴力的手段,使用{}组合逻辑左移寄存器最右边添加a的值。对比寄存器的值输出match的值。(下下个状态使用always的非堵塞赋值可以)2.2使用三段的状态机3.解题代码`timescale1ns/1n
_She001
·
2023-04-06 21:57
牛客刷题
Verilog
HDL
算法
硬件语言
Verilog
HDL牛客刷题day05 时序逻辑部分
1.VL29信号发生器1.题目:题目描述:请编写一个信号发生器模块,根据波形选择信号wave_choise发出相应的波形:wave_choice=0时,发出方波信号;wave_choice=1时,发出锯齿波信号;wave_choice=2时,发出三角波信号。2.解题思路,2.1时序逻辑的题目使用状态机。2.2三角波模式需要设置一个标志位flag。flag仅在三角波模式也就是wave_chosie=
_She001
·
2023-04-06 21:57
牛客刷题
Verilog
HDL
fpga开发
学习
硬件语言
Verilog
HDL牛客刷题day06 跨时钟域传输部分
1.VL45异步FIFO1.题目:请根据题目中给出的双口RAM代码和接口描述,实现异步FIFO,要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。2.解题思路2.1格雷码的4位表格2.2格雷码的得到的公式2.3没搞的太懂。一个链接:FIFO设计-异步FIFO篇-知乎(zhihu.com)自己的理解:a.首先是计数到格雷码的转换。b.然后是为什么要使用格雷码,为了异步时钟要延时2个周期,因为
_She001
·
2023-04-06 21:37
牛客刷题
Verilog
HDL
fpga开发
System
Verilog
和UVM到底是啥关系?
System
Verilog
和UVM到底是啥关系?UVM提供了丰富的基类库和验证方法学,并且被主流的EDA工具、IP供应商和设计公司采用。现在,使用System
Verilog
基本上等同于使用UVM验证。
蛋炒饭的蛋蛋
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2023-04-06 11:32
UVM
Summary
【数字IC前端】浅谈System
Verilog
与UVM标准的发展(上)
验证语言的发展SYSTEM
VERILOG
的发展UVM的发展UVM面临的问题A.UVMMessagingB.UVMTransactionRecording结束语浅谈System
Verilog
与UVM标准的发展
礼茶的贤
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2023-04-06 11:54
数字IC验证
systemverilog
【数字IC前端】浅谈System
Verilog
与UVM标准的发展(下)
验证范围的变更对UVM提出的要求结论浅谈System
Verilog
与UVM标准的发展(上)上篇主要分析一下System
verilog
与UVM标准的发展历程。
礼茶的贤
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2023-04-06 11:54
数字IC验证
systemverilog
uvm 与 system
verilog
的理解
而
verilog
这种硬件描述语言是出于可综合成电路的目的设计出来的,所以它在书写测试平台和测试用例是
这个地方也去过
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2023-04-06 11:17
关于
Verilog
/System
Verilog
中force的使用
force和release在程序中经常会遇到force和release,如下:addu_add(.a(a1),.b(b1),.c(c1));initial begin a1=2'b1; b1=2'b1; #20forceu_add.a=2'd2; #10releaseu_add.a;end对force和release的作用进行说明:在u_add模块中,a接口与a1相连,b接口与b1相连
北方孤寂的灵魂
·
2023-04-06 11:42
verilog
systemverilog
uvm
Verilog
数字验证
vim
数字IC/FPGA面试笔试准备(自用填坑中)
文章目录前言常见的IC问题数字电路基础问题
Verilog
&SV跨时钟域信号处理类CRG同步与异步复位综合与时序分析类低功耗方法STA(静态时序分析)RTL设计(包含手撕代码)总线问题AXIAPBAHB体系结构的问题
搞IC的小冯
·
2023-04-06 11:42
IC前端设计学习记录
数字IC设计
FPGA设计
面试笔试
UVM面试问题小结
system
verilog
主要适用于模块级/IP级验证,与上层衔接度没有uvm好,uvm是一个分层的测试平台,看起来比较复杂,但是把代码分而治之,比如里面有一些思想有sequence机制,之前sv
爱吃土豆的小小
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2023-04-06 11:04
UVM
学习
stm32
【数字IC前端常见笔/面试问题】
Verilog
、System
Verilog
、UVM篇(附详细解答)
文章目录前言
Verilog
常见面试问题基础级别问题1.阻塞和非阻塞赋值之间的区别2.任务和函数之间的区别3.wire和reg之间的区别4.什么是
Verilog
中的generate块及其用途?
ReRrain
·
2023-04-06 11:52
#
面试
数字IC
SystemVerilog
UVM
异步FIFO
异步FIFO的
verilog
代码异步FIFO代码注:代码链接在文末,有需要直接移至文末观看。注:更多精彩请看:面试常问的
verilog
代码
小小verifier
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2023-04-06 00:18
verilog
verilog
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