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德国一年级一对一家长会，写在周五上午家长会完毕后2020.02.07

上周与老师预约了今天的一对一家长会所以今天休假没有上班老公出差了荷兰的阿姆斯特丹将要举行一场ISE展会他是展会负责人去提前负责布展各项事宜及展会期间技术指导及展会后的收展工作去年也是他负责可是发生了一些不愉快的事情他都不想继续了谁知道最后今年还是他继续负责从几个月前他们就在开展这项工作了幸好这次的病毒事件没有影响到工作的继续前后很多人付出了特别多的时间与精力

丽华在德国·2023-03-17 21:18

Vivado&ISE&Quartus II调用Modelsim级联仿真

博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用

weixin_30817749·2023-03-13 18:49

XILINX关于DDR3的IP学习

平台：ise14.7，modelsim10.4芯片：XC1A100T关于ddr3的mig的学习。使用xilinx官方提供的IP核。

爱漂流的易子·2023-03-13 18:26

思科ISE为通过认证的接入用户下发VLAN或ACL

Part1-原理介绍一.前言通过往期3篇文章《思科ISE对公司访客进行Portal认证》，《思科ISE对有线接入用户进行MAC认证》，《思科ISE对有线接入用户进行802.1X认证》的学习，想必大家对网络准入已经很熟悉了

武汉中继者·2023-03-13 01:58

思科ISE对有线接入用户进行MAC认证

Part1原理介绍前言随着信息化的快速发展，对国家、组织、公司或个人来说至关重要的信息越来越多的通过网络来进行存储、传输和处理，为获取这些关键信息的各种网络犯罪也相应急剧上升。当前，网络安全在某种意义上已经成为一个事关国家安全，社会经济稳定的重大问题，得到越来越多的重视。在网络安全中，身份认证技术作为第一道，甚至是最重要的一道防线，有着重要地位，可靠的身份认证技术可以确保信息只被正确的“人”所访问

武汉中继者·2023-03-12 02:10

【DDS】基于FPGA的DDS研究与设计

1.软件版本ISE14.72.本算法理论知识DDS(DirectDigitalfrequencySynthesis)即直接数字频率合成器，是一种新型的频率合成技术，具有较高的频率分辨率，快速的频率切换，

fpga和matlab·2023-03-11 20:44

Sentaurus TCAD学习之SDE

SentaurusTCAD学习之Sde分析IGBT例子中SDE代码分析IGBT例子中SDE代码;UsingDF-ISEcoordinatesystemforstructuregeneration//使用DF-ISE

幻象空间的十三楼·2023-02-06 09:10

【FPGA】ISE实现OTSU算法-调用IP核总结

1算法简述OSTU:统计灰度直方图，然后计算thresh=cnt0cnt1(u0-u1)*(u0-u1);取方差最大作为阈值thresh。其中灰度图像大于thresh作为目标对象数量统计为cnt0，灰度均值为u0，反之则为背景，数量统计为cnt1，灰度值均值为u1。2fpga实现cnt0cnt1（乘法器1）need14clk；参考数据位宽17bitu0=sum0/cnt0（除法器1）need6cl

Rebecca(swust)·2023-02-02 23:43

vivado中交织模块_在嵌入式设计中使用MicroBlaze（Vivado版本）(转）

一、MicroBlaze处理器设计介绍(略)二、创建带有MicroBlaze处理器的IP设计使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。

weixin_39759155·2023-01-31 02:43

在嵌入式设计中使用MicroBlaze（Vivado版本）

ug898-vivado-embedded-design》第三章一、MicroBlaze处理器设计介绍（略）二、创建带有MicroBlaze处理器的IP设计使用Vivado进行MicroBlaze设计和使用ISE

weixin_33963594·2023-01-31 02:41

Xilinx K7_Microblaze的Tmrintc定时器中断使用（ISE14.7）

在软核中加入Axi_timer和Axi_intc的IP核，然后完成连线，axi_intc的中断信号要接到软核的中断引脚上。axi_timer的中断信号要和axi_intc的中断信号相连，这样才能保证定时器中断的触发。注意，axi_intc的Intr引脚是一个输入类型的信号，代表从外部接收到的中断触发信号，这个信号与Axi_timer的中断输出相连，使得定时器溢出时，触发中断。分别在XPS中进行De

Dayana_·2023-01-31 01:04

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

本文是XilinxMicroBlaze系列教程的第0篇文章。这个系列文章是我个人最近两年使用XilinxMicroBlaze软核的经验和笔记，以XilinxISE14.7和Spartan-6，以及Vivado2018.3和Artix-7为例，介绍MicroBlaze软核、AXI系列IP核的软硬件使用，希望能帮助到更多的人。MicroBlaze是Xilinx（现AMD）开发的一款嵌入式RISC软核，

whik1194·2023-01-31 01:41

ISE——demo

新建项目型号与器件对应、新建Source选择VerilogModule写一个led的demo按下复位键灯亮moduleled(inputclk,inputrst_n,outputregled_out);always@(posedgeclkornegedgerst_n)if(!rst_n)led_out<=1;elseled_out<=0;endmodule新建约束：netclkLOC=R8;net

静一下1·2023-01-27 17:34

基于FPGA的双通道DDS信号发生器

硬件：FPGA开发板，AD9767双通道DA转换器软件：ISE，Matlab，Modelsim最终效果：输出方波，正弦波，三角波以及锯齿波，可以通过按键改变输出波形的频率，频率在1Hz-1MHz可调，输出波形的电压通过旋钮可调一

康康不秃头·2023-01-25 12:44

经典序列模式挖掘算法综述

、AprioriAll算法、DynamicSome算法等等基于垂直格子的算法：SPADE算法增量式序列模式挖掘：用来研究当序列增加时，如何维护序列模式，提高数据挖掘效率的问题，典型算法有：ISM算法、ISE

Aseri_ldn·2023-01-25 12:13

FPGA 以太网 UPD IP 协议实现 fpga 千兆以FPGA 以太网

实验器件为s6，因此编译环境用的是ISE14.7。换vivado轻松无压力，随

「已注销」·2023-01-21 09:14

ISE简介及其下载安装和谐与卸载

一.简介ISE的全称为IntegratedSoftwareEnvironment，即“集成软件环境”，是Xilinx公司的硬件设计工具。

徐晓康的博客·2023-01-13 21:53

中科大FPGAOL使用方法

Login-FPGAOnlinehttp://fpgaol.ustc.edu.cn/2.系统采用的硬件平台是赛灵思的Nexys4DDR开发板(xc7a100t-csg324)，可以用Vivado或者ISE

SDAU2005·2023-01-12 20:23

论文解读-

UnsupervisedDomainAdaptationwithResidualTransferNetworks》论文信息：NIPS2016,MingshengLong,HanZhu,JianminWang,TsinghuaUniversity论文：http://ise.thss.tsinghua.edu.cn

海边的第八只螃蟹·2022-12-19 20:42

【五一特刊】FPGA零基础学习：SDR SDRAM 驱动设计

后续会陆续更新Xilinx的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA

数字积木·2022-12-15 15:42

【五一特刊】FPGA零基础学习：VGA协议驱动设计

后续会陆续更新Xilinx的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA

数字积木·2022-12-15 15:42

vivado的vio怎么使用_Vivado功能完善：如何用Tcl/VIO更新BRAM中的数据

本文介绍一个Quartus工具支持但是ISE/Vivado不支持的小功能，并给出Vivado的实现方案，让XilinxFPGA的开发/使用也更加便利。

Mister.Pong·2022-12-13 10:19

ar编码matlab仿真_数字调制解调技术的MATLAB与FPGA实现

Xilinx/VHDL版的设计平台为ISE14.7/VHDL，配套开发板为CXD301；Altera/Verilog版的设计平台为QuartusII13.1/VerilogHDL，配套开发板为CRD500

weixin_39747755·2022-12-11 18:31

【COSTAS环】基于FPGA的costas环载波同步的Verilog实现

1.软件版本ISE14.72.本算法理论知识本系统，采用的costas环结构如下图所示：这里，我们建设通过匹配滤波器以后的信号为I,Q,，由于频率偏移和相位偏移的影响，其表达式一般为：其中为发送端载波和本地载波之间由于频差和相差产生的相角差值

fpga和matlab·2022-12-10 14:55

FPGA-DA模块学习 I2C接口（附源码）

结构如下开发环境xilinxspartan6开发板、ISE14.7、modelsim10.5、verilogI2C相关知识I2C通讯协议(Inter－IntegratedCircuit)

kelinnn·2022-12-06 14:43

《无线通信FPGA设计》笔记

多速率/自适应FPGA第2章FPGA系统设计基础2.1.4FPGA与CPLD的比较2.1.5FPGA与数字信号处理器（DSP）的比较第3章VerilogHDL硬件描述语言3.6.3面积和速度互换原则第4章ISE

niceshotgoodball·2022-12-06 07:43

【ISE328: Technology and Applications of Electronic Business Systems】

ResourcesfromTheHongKongPolytechnicUniversityISE328TechnologyandApplicationsofElectronicBusinessSystemscourseContentLecture1:IntroductiontoeBusinessandApplicationIdeaofe-businessExamplesofe-businessAn

Haley Kwok·2022-12-06 07:29

【ISE3002: Planning of Production and Service Systems】（TBC）

PlanningofProductionandServiceSystemsLearningNotesContentderivedfromTheHongKongPolytechnicUniversityISE3002coursesContentChapter1:TheSystemsConceptTheTransformationalModelofaSystemInputTransformationO

Haley Kwok·2022-11-20 02:21

北航计算机组成原理课程设计-2020秋【系列完结】Verilog或ISE高级特性与自动化测试

北航计算机学院-计算机组成原理课程设计-2020秋PreProject-VerilogHDL与ISEVerilog或ISE高级特性与自动化测试本系列所有博客，知识讲解、习题以及答案均由北航计算机学院计算机组成原理课程组创作

走肖暂时无法接通·2022-11-17 14:50

重装系统会怎么样有影响吗

工具/原料：系统版本：win7系统品牌型号：联想扬天M51-80A-ISE重装系统会怎么样有影响吗?

小白一键重装系统·2022-11-09 03:57

fpga电平约束有什么作用_FPGA开发全攻略——时序约束

其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE布局布线时间。典型的全局约束包括周期约束和偏移约束

weixin_39710951·2022-11-05 12:48

时序约束——2 FPGA全局时钟系统的设计

可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。一

北枫凉·2022-11-05 12:17

ant design vue之 modal组件动态设置title

下面是部分关键代码新增角色编辑角色exportdefault{data(){return{dialogTitle:undefined}},methods:{showNameDialog(isEdit){if(isE

545龙哥哥·2022-10-13 07:53

新手如何学习FPGA技术

3、熟悉FPGA的仿真工具，练习verilog语法编程4、常用接口学习5、IP核的使用6、时序约束7、软核学习二、学习FPGA开发工具的使用1、xilinQ的ISE和Vivado2、Intel的quar

ONEFPGA·2022-10-07 12:52

leetcode 226. Invert Binary Tree 翻转二叉树(简单)

q.isE

·2022-09-29 23:51

modelsim加入xilinx ISE库的方法

文章目录背景方法背景由于ISE仿真用Isim虽然也行，但是用习惯了modelsim，还是用modelsim方便。

ciscomonkey·2022-09-22 14:23

Xilinx ISE系列教程（全网首发）

已完成XilinxISE系列教程（1）：ISE开发环境下载、安装、注册（Windows1064位系统）XilinxISE系列教程（2）：LED点灯工程、仿真、bit下载和mcs固化XilinxISE系列教程

whik1194·2022-09-13 07:35

Xilinx ISE系列教程（2）：LED点灯工程、仿真、bit下载和mcs固化

文章目录1.创建工程目录2.新建ISE工程3.新建verilog源文件4.新建testbench仿真文件5.ISim功能仿真6.管脚分配和时钟约束7.bit文件生成和下载8.mcs文件生成和下载上一篇文章

whik1194·2022-08-18 17:03

FPGA-图像处理系列基于Sobel算法的边缘检测设计与实现

开发环境开发板：特权同学xilinxspartan6开发板开发软件：ISE14.7、modelsim10.5编程语言：verilog一、理论知识学习1.边缘检测边缘是图像的基本特征，包含了用于图像识

kelinnn·2022-08-11 15:17

AXI4、AXI4-Lite、AXI-Stream总线协议的简单认识

ISE从12.3版

sunshine816·2022-07-25 11:19

解决 win10 下 ISE14.7的 iMPACT 崩溃问题 - FPGA 笔记

ISE14.7的iMPACT崩溃问题用XilinxISE14.7的iMPACT生成PROM时，到“Adddeviceatrevision0”时，总是crash，查了一下，原来是win10下需要修改DLL

微风好飞行·2022-07-18 11:22

【FPGA+PWM】基于FPGA的PWM控制器实现

1.软件版本matlab2013b,ISE14.72.系统原理我们把里面的各个模块进行仿真：模块一的设计：先设计第一级的三个模块：这里，这三个模块都是一样的，其基本的公式为：里面的公式是，首先是WT输出

fpga和matlab·2022-07-09 12:32

Modelsim/QuestaSim教程——基础篇

写完HDL代码，当然要仿真一下，这时可以使用quartus自带的qsim或者ISE自带的isim来仿真，但是，业界推荐使用Modelsim。

队长-Leader·2022-06-29 10:54

【中值滤波+SAD匹配跟踪】基于verilog编程开发的FPGA中值滤波和SAD模板匹配跟踪

1.软件版本ISE14.72.系统概述中值滤波：对图像进行3*3的滤波，这里中值滤波的本质就是对邻近区域内3*3区域计算均值，这里，我们使用自己编写的程序（不使用MATLAB自带的中值滤波函数）来仿真。

fpga和matlab·2022-06-27 07:26

ISE-testbench实例

本文介绍在ISE开发环境下，由两个16bit加法器构成的、可以完成4个16bit输入的18bit输出加法器。

weixin_30569001·2022-06-17 08:53

【信道估计均衡】基于FPGA的MMSE信道估计均衡verilog实现

1.软件版本matlab2013b,ISE14.72.本算法fpga实现过程整个系统分为估计和均衡两个模块，其RTL电路图如下所示：这个系统的各个管脚接口如下所示：i_clk_40m：系统时钟，为40M

fpga和matlab·2022-06-05 10:40

ise verilog 基于RS232的串口通信数据回环 (一)：模块设计

接口特性可以查看以下这篇文章：https://blog.csdn.net/baijingdong/article/details/20460019首先我们先建立以下模块：其中po_data[7:0]:将输入的一个串行数据转换为一个并行数据。 po_flag:数据标志信号为高电平时，并行数据可以被使用。pi_data和pi_flag同理。最后我们来例化这三个模块

逃跑的流星·2022-05-23 21:51

【RGB-Ycrcb】基于FPGA的RGB图像转化为Ycrcb,分别采用直接相乘法，移位法，查表法以及分布式算法来实现

1.软件版本ISE14.72.本算法理论知识转换公式：量化后的公式：建设输入的信号为10位，那么我假设二进制数10_0000_0000代表十进制的1，那么上面的式子分别为：0.299/1=x/（10_0000

fpga&matlab·2022-05-21 17:02

【FPGA人员检测】基于FPGA的人员检测，verilog编程实现，含硬件测试

1.软件版本ISE14.72.本算法理论知识整个系统的构架如下所示：其中摄像头和FPGA芯片开发板我这边提供，显示器使用自己的台式机（将台式机连接到主机的插口接到开发板即可）。

fpga&matlab·2022-04-21 11:56

SpringBoot 中登录功能的实现

StringUtils.isE

norang·2022-04-21 09:21

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