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quartus频率计
VHDL语法简单总结
VHDL语法简单总结(2012-04-0111:23:32)转载▼标签：it分类：
Quartus
/VHDL/verilog一个VHDL程序代码包含实体（entity）、结构体（architecture）
qijitao
·
2023-10-30 15:44
VHDL
关于nios ii 中 bash.exe: warning:could not find /tmp. please create! 的错误解决
到altera\11.0\
quartus
\bin\cygwin的目录下在里面新建一个tmp的文件夹就ok了，在重新编译nios就没有警告了
Michael-H
·
2023-10-30 08:22
Quartus
II/SOPC/Verilog
quartus
、modelsim SE仿真报错： Nativelink Error
前言报错提示：一、
quartus
Ⅱ与第三方modelsim仿真软件的关联选择我自己安装的Modelsim文件的win64目录。
滨边美波她男友
·
2023-10-29 21:11
FPGA
FPGA
verilog
HDL
quartus
Ⅱ
modelsim
Quartus
与modelsim联合仿真报错--Fatal error in Process MEMORY
ROM初始化存储文件路径问题工程联合仿真时出现下列错误。#**Error:(vsim-7)FailedtoopenVHDLfile"./VHDL/ROM_WAVE/hann_sin60k.mif"inrbmode.##Nosuchfileordirectory.(errno=ENOENT)#Time:0psIteration:0Instance:/siggen_vhd_tst/i1/R1/alts
V&C小白
·
2023-10-29 21:40
fpga开发
Quartus
，Modelsim仿真报错：Error: Error loading design # Pausing macro execution 解决方法
打开上面图片最后一行的.do文件,并找到出错的行数，这里是40。点击右上角中间那个图标点击edit并把下面的readonly取消来到报错行数，把最后的文件名改为你的testbench名称然后保存，把前面的readonly恢复，重新仿真就可以了。
m0_48976043
·
2023-10-29 20:04
经验分享
Quartus
，Modelsim仿真报错：Error: Error loading design # Pausing macro execution
用
Quartus
和Modelsim联合仿真报错，如下图：原因应该是
quartus
中设置testbench的时候有问题，我是因为testbench的名字设置的与.vht文件的顶层实体名字不匹配导致的这个问题
核聚变Q
·
2023-10-29 20:01
fpga/cpld
vhdl
好的FPGA编码风格（2）--多参考设计软件的语言模板（Language Templates）
不论是Xilinx的Vivado，还是Altera的
Quartus
II，都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板（LanguageTemplates
孤独的单刀
·
2023-10-29 10:12
FPGA设计与调试
fpga开发
Verilog
xilinx
altera
IC
Templates
语言模板
温湿度计传感器DHT11控制数码管显示verilog代码及视频
名称：温湿度计传感器DHT11控制数码管显示软件：
Quartus
II语言：Verilog代码功能：使用温湿度传感器DHT11采集环境的温度和湿度，并在数码管显示本代码已在开发板验证开发板资料：大西瓜第一代
蟹代码丫
·
2023-10-29 01:55
fpga开发
DHT11
温湿度计
verilog
数码管
8通道模数转换AD7091驱动代码SPI接口ADC，verilog
名称：8通道模数转换AD7091驱动代码软件：
Quartus
II语言：Verilog代码功能：使用verilog代码设计AD7091R-8驱动代码控制接口为SPI接口，实现8通道模数转换，输出8通道数字信号
蟹代码丫
·
2023-10-29 01:25
fpga开发
AD7091
模数转换
verilog
AD7321代码SPI接口模数转换连接DAC0832输出verilog
名称：AD7321代码12位ADC，SPI接口模数转换连接DAC0832输出软件：
Quartus
II语言：VHDL代码功能：使用VHDL语言编写代码，实现AD7321的控制，将模拟信号转换为数字信号，再经过处理后
蟹代码丫
·
2023-10-29 01:24
fpga开发
AD7321
VHDL
模数转换
timequest静态时序分析学习笔记——工具使用
3.1creat_clock约束命令相关代码：图27第一步，在
quartus
ii软件tools下来菜单中找到timequesttiminganalyze选项并打开，出现如图27的会话框：图28报告窗口：
风笛的守望
·
2023-10-28 15:45
时序分析
FPGA串口收发+按键+双口RAM组成的简易系统设计
实验现象：通过串口发送数据到FPGA中，FPGA接收到数据后将数据存储在双口ram的一段连续空间中，通过
Quartus
II软件提供的In-SystemMemoryContentEditor工具查看RAM
学习ing的青年
·
2023-10-27 12:19
fpga开发
基于FPGA的电风扇控制器verilog，视频/代码
名称：基于FPGA的电风扇控制器verilog软件：
Quartus
II语言：Verilog代码功能：基于FPGA的电风扇控制器运用EDASOPO实验开发系统设计一个基于FPGA的电风扇定时开关控制器,能实现手动和自动模式之间的切换
蟹代码丫
·
2023-10-27 01:07
fpga开发
verilog
电风扇
简单电子琴设计verilog蜂鸣器8音阶,视频/代码
名称：简单电子琴设计verilog软件：
Quartus
II语言：Verilog代码功能：简易电子琴电路1、输入为8个按键，每个按键对应一个音阶2、输出为speaker蜂鸣器，当其中一直按键按下时，输出特定频率的音阶方波信号演示视频
蟹代码丫
·
2023-10-27 01:07
fpga开发
电子琴
verilog
蜂鸣器
简单8位CPU设计verilog微处理器，源码/视频
名称：8位CPU设计微处理器软件：
Quartus
II语言：Verilog代码功能：设计一个简单的处理器，可以实现加减法以及简单的逻辑运算。
蟹代码丫
·
2023-10-27 01:04
fpga开发
CPU
处理器
verilog
23_定时器输入捕获实验
目录STM32输入捕获工作过程输入捕获滤波器设置输入捕获极性设置捕获映射通道设置输入捕获分频器捕获到有效信号可以开启中断
频率计
算:输入捕获结构体详解输入捕获相关函数输入捕获的一般配置步骤:实验代码:STM32
Tree-gg
·
2023-10-25 22:59
STM32单片机
单片机
stm32
嵌入式硬件
频率计
设计-8086&Proteus仿真&C语言汇编混编
频率计
设计一、设计任务1.1课程设计任务1.2具体要求二、系统电路设计2.1方案设计与分析2.2.1方案设计2.2.2方案分析2.28086控制电路设计2.3地址总线电路设计2.48253定时/计数电路设计
RobinChan730
·
2023-10-24 23:58
c语言
proteus
单片机
asm
Proteus仿真--一种智能
频率计
的设计与制作(AVR单片机+proteus仿真）
本文介绍一种基于AVR单片机实现的一种智能
频率计
Proteus仿真实现（完整仿真源文件及代码见文末链接）简介硬件电路主要分为单片机主控模块、
频率计
模块、LCD1602液晶显示模块以及串口模块（1）单片机主控模块
541板哥
·
2023-10-24 08:46
Proteus
频率计
proteus仿真
单片机
频率测量
LD连锁不平衡介绍
用于衡量连锁不平衡程度的指标主要有D、D'和r2三个指标，其计算原理见：连锁不平衡：linkagedisequilibriumD≠0，两基因间连锁不平衡（D值无法比较不同基因之间连锁程度的大小,因为它是根据每个基因allel的
频率计
算出来的
滴滴_54f1
·
2023-10-24 07:25
FPGA的斐波那契数列Fibonacci设计verilog，代码和视频
名称：斐波那契数列Fibonacci设计verilog软件：
Quartus
语言：Verilog代码功能：设计一个产生斐波那契数列（也叫黄金分割数列）的硬件电路:斐波那契数列中每个数为其相邻前两个数的和:
蟹代码丫
·
2023-10-23 01:23
fpga开发
斐波那契数列
verilog
Fibonacci
数列
FPGA设计FIR滤波器低通滤波器，代码及视频
名称：FIR滤波器低通滤波器软件：
Quartus
语言：Verilog/VHDL本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。
蟹代码丫
·
2023-10-23 01:21
fpga开发
FIR
低通滤波器
verilog
VHDL
GD32F303固件库开发（13）----定时器TIM捕获PWM测量频率与占空比
GD32F303固件库开发.13----定时器TIM捕获PWM测量频率与占空比概述视频教学csdn课程样品申请生成例程keil配置使能串口串口重定向占空比与
频率计
算GPIO初始化开启中断TIM1输出PWM
记帖
·
2023-10-22 18:55
单片机
GD32
单片机
stm32
嵌入式硬件
关于
quartus
II13中如何进行波形仿真
运行波形仿真的时候的注意事项在写好一个工程之后，波形文件建成之后，先要进行然后再切换到波形图界面选择
able陈
·
2023-10-22 17:47
fpga
fpga
FPGA的256点FFT调用
Quartus
IP核实现VHDL傅里叶变换
名称：256点FFT调用
Quartus
IP核实现傅里叶变换软件：
Quartus
语言：VHDL代码功能：使用VHDL实现256点FFT，调用
Quartus
IP核实现傅里叶变换演示视频：http://www.hdlcode.com
蟹代码丫
·
2023-10-22 01:34
fpga开发
FFT
VHDL
傅里叶变换
FFT64点傅里叶变换verilog蝶形运算，代码和视频
名称：FFT64点verilog傅里叶变换软件：
Quartus
语言：Verilog代码功能：使用verilog代码实现64点FFT变换，使用蝶形运算实现傅里叶变换演示视频：http://www.hdlcode.com
蟹代码丫
·
2023-10-22 01:04
fpga开发
FFT
傅里叶变换
FPGA的64点FFT代码及报告，verilog快速傅里叶变换
名称：64点FFT快速傅里叶变换Radix4软件：
Quartus
语言：Verilog代码功能：使用verilog实现64-pointPipelineFFT处理器FPGA代码资源下载网：hdlcode.com
蟹代码丫
·
2023-10-22 00:30
fpga开发
FFT
傅里叶变换
报告
verilog
4957B/D/E/F射频/微波综合测试仪
D/E/F射频/微波综合测试仪频率范围可达6.5GHz/18GHz/26.5GHz/40GHz，集双端口矢量网络分析、电缆和天馈线测试、矢量电压测量、频谱分析（通道功率、邻道功率、占用带宽、干扰分析、
频率计
数
XLTYQYB
·
2023-10-21 15:00
测试工具
用嵌入式块RAM IP核配置一个双口RAM
本次设计源码地址：http://download.csdn.net/detail/noticeable/9914173实验现象：通过串口将数据发送到FPGA中，通过
quartus
II提供的insystemmemorycontenteditor
weixin_34099526
·
2023-10-21 15:25
FPGA入门嵌入式块ram使用rom
使用
Quartus
II软件中提供的In-SystemMemoryContentEditor工具在线更改ROM中的数据为正弦波，然后用signaltap软件进行查看。
不想秃发
·
2023-10-21 15:52
FPGA
fpga
verilog
小梅哥FPGA：嵌入式块RAM使用之FIFO
小梅哥FPGA：嵌入式块RAM使用之FIFO课程目标：学会调用
Quartus
Ⅱ软件中提供的FIFO核并通过仿真，了解其接口时序实现现象：通过
Quartus
Ⅱ软件中调用FIFO核，通过仿真来验证其接口时序一什么是
FPGA & 网络工程师 初学者
·
2023-10-21 15:52
小梅哥FPGA学习
FPGA 22 嵌入式块Ram 应用之 FIFO （专题：单时种FIFO 和 双时钟FIFO的使用）
FPGA22嵌入式块Ram应用之FIFO实验现象:通过在
Quartus
l软件中调用FifolP核，并进行不同形式的配置，通过仿真来验证其接口时序。
没有价值的生命
·
2023-10-21 15:20
FPGA
FPGA19 嵌入式RAM之双端口RAM 使用和测试
了解这些芯片专用硬件资源的情况下，将其合理的应用到对应的系统中FPGA芯片的内部结构：RAM,随机存取序列实验目的及现象：通过串口发送数据到FPGA中，FPGA接收到数据后将数据存储在双口ram的一段连续空间中，通过
Quartus
没有价值的生命
·
2023-10-21 15:49
FPGA
51系列—基于51单片机的数字
频率计
(代码+文档资料)
本文主要说明基于51单片机的数字
频率计
设计，完整资料见文末链接数字
频率计
概述数字
频率计
是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。它是一种用十进制数字显示被测信号频率的数字测量仪器。
541板哥
·
2023-10-21 14:33
51单片机
51单片机
数字频率计
频率计
课程设计
quartus
总线连接
画原理图中，B,A两个网络要接到元件的总线D[1…0]上，B接D[0]，A接D[1]，怎么画？在总线上拉出一段线，点击选中，右键，properties，名字改成D[1…0]同样的方法，B改成D[0]，A改成D[1]
白日梦的尽头
·
2023-10-21 12:57
fpga开发
数字秒表VHDL启动暂停清零，源码和视频
名称：数字秒表VHDL启动暂停清零（代码在文末付费下载）软件：
Quartus
语言：VHDL代码功能：数字秒表使用VHDL语言设置数字秒表。
蟹代码丫
·
2023-10-21 05:32
fpga开发
秒表
VHDL
FPGA的音乐彩灯VHDL流水灯LED花样，源码和视频
名称：FPGA的音乐彩灯VHDL流水灯LED软件：
Quartus
语言：VHDL代码功能：（1）设计一彩灯控制电路，按要求控制8路（彩灯由发光二极管代替，受实验箱限制，多路同样控制方法）彩灯的亮灭。
蟹代码丫
·
2023-10-21 02:05
fpga开发
彩灯
流水灯
VHDL
音乐
Quartus
调用FIFO-IP核verilog，DE1开发板，代码和视频
名称：
Quartus
调用FIFO-IP核，完成数据的求和软件：
Quartus
语言：Verilog代码功能：题目：FIFO-IP核的调用主要内容：调用两个FIFO-IP核，完成2行数据的求和技术参数：两行数据值的输入可通过拨码开关实现
蟹代码丫
·
2023-10-21 01:03
fpga开发
FIFO
verilog
DE1
通用FIFO设计深度8宽度64，verilog仿真，源码和视频
名称：通用FIFO设计深度8宽度64，verilog仿真软件：
Quartus
语言：verilog本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [63:0] ram [7:0];/
蟹代码丫
·
2023-10-21 01:03
fpga开发
FIFO
verilog
FIFO设计16*8，verilog，源码和视频
名称：FIFO设计16*8，数据显示在数码管软件：
Quartus
语言：Verilog代码功能：使用verilog语言设计一个16*8的FIFO，深度16，宽度为8。
蟹代码丫
·
2023-10-21 01:32
fpga开发
FIFO
verilog
先进先出
FPGA的通用FIFO设计verilog，1024*8bit仿真，源码和视频
名称：FIFO存储器设计1024*8bit软件：
Quartus
语言：Verilog本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [7:0] ram [1023:0];//RAM。
蟹代码丫
·
2023-10-21 01:59
FIFO
verilog
quartus
FPGA
数字秒表设计仿真VHDL跑表,源码，视频
名称：简单秒表设计仿真VHDL跑表软件：
Quartus
语言：VHDL代码功能：数字秒表功能描述本次练习只需要一个数码管(假设该数码管已被选中),实现数码管显示功能,具体要求如下(设数码管为共阳）1)实现秒表计时功能
蟹代码丫
·
2023-10-20 13:52
fpga开发
VHDL
秒表
简单秒表设计仿真verilog跑表，源码/视频
名称：简单秒表设计仿真软件：
Quartus
语言：Verilog代码功能：秒表显示最低计时为10ms，最大为59:99，超出返回00：00具有复位、启动、暂停三个按键四个数码管分别显示4个时间数字。
蟹代码丫
·
2023-10-20 13:48
fpga开发
秒表
Verilog
仿真
stm32定时器外部计数模式 最大
频率计
算。
本外部时钟模式下，外部信号通过内部时钟(CK_INT)采样得到。外部信号周期的计算方法是：2xTINT+20ns，这里的TINT是CK_INT的周期时间。例如：内部时钟频率为72MHz，则TINT=13.89ns，这时外部信号的最高频率是：1/(2x13.89ns+20ns)=20.93MHz。如果内部时钟频率为24MHz，则外部信号的最高频率是16.22MHz。可见外部信号的最高频率与内部时钟频
snailaf
·
2023-10-20 00:17
stm32
定时器
stm32
定时器
外部计数
数字秒表VHDL实验箱精度毫秒可回看,视频/代码
名称：数字秒表VHDL精度毫秒可回看软件：
Quartus
语言：VHDL代码功能：数字秒表的VHDL设计，可以显示秒和毫秒。可以启动、停止、复位。
蟹代码丫
·
2023-10-19 23:18
fpga开发
秒表
VHDL
跑表
数字秒表回看、正计、倒计数跑表verilog仿真/代码
名称：数字秒表设计正计、倒计数、回看跑表软件：
Quartus
，ModelSim语言：VerilogHDL代码功能：《数字秒表设计》项目要求（1）计时精度1ms，计时范围00:00.000~99:59.999
蟹代码丫
·
2023-10-19 23:47
fpga开发
Verilog
秒表
跑表
仿真
数字秒表verilog电子秒表跑表，代码/视频
名称：数字秒表verilog电子秒表跑表软件：
Quartus
语言：Verilog代码功能：设计电子秒表，秒表时间精确到0.01秒，可通过按键控制秒表启动、暂停、复位。
蟹代码丫
·
2023-10-19 23:44
fpga开发
秒表
跑表
verilog
音乐播放器VHDL蜂鸣器数码管显示简谱，视频/代码
名称：音乐播放器数码管显示简谱蜂鸣器软件：
Quartus
语言：VHDL代码功能：设计音乐播放器，播放一首歌，使用开发板的蜂鸣器播放音乐，使用
Quartus
内的ROMIP核存储音乐文件，使用数码管显示简谱
蟹代码丫
·
2023-10-19 02:45
音视频
fpga开发
VHDL
音乐播放器
蜂鸣器
音乐播放器一首歌蜂鸣器ROM存储Verilog,代码/视频
名称：音乐播放器一首歌蜂鸣器ROM存储歌曲软件：
Quartus
语言：Verilog代码功能：设计音乐播放器，播放一首歌，使用开发板的蜂鸣器播放音乐，使用
Quartus
内的ROMIP核存储音乐文件，简谱存储在
蟹代码丫
·
2023-10-19 02:15
音视频
fpga开发
Verilog
音乐播放器
蜂鸣器
音乐播放器蜂鸣器AX301开发板verilog，视频/代码
名称：音乐播放器蜂鸣器播放音乐按键切歌软件：
Quartus
语言：Verilog代码功能：设计一个音乐播放器，使用板子上的蜂鸣器播放歌曲，可以播放三首歌（歌曲任选），通过按键控制切歌，使用led显示音乐节奏
蟹代码丫
·
2023-10-19 02:14
fpga开发
Verilog
AX301
音乐播放器
音乐播放器蜂鸣器ROM存储歌曲verilog,代码/视频
名称：音乐播放器蜂鸣器ROM存储歌曲软件：
Quartus
语言：Verilog代码功能：设计音乐播放器，要求至少包含2首歌曲，使用按键切换歌曲，使用开发板的蜂鸣器播放音乐，使用
Quartus
内的ROMIP
蟹代码丫
·
2023-10-19 02:42
音视频
fpga开发
Verilog
蜂鸣器
音乐播放器
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