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timescale
【FPGA基础】四位二进制--BCD码转换器（vivado）
如果二进制码的第i位和第i+1位相同则第i位格雷码为0，反之则为1.（0<=i<=n-1)【BCD_TRANS.v】
timescale
1ns/
Greif_Hairline
·
2020-08-02 13:39
FPGA
verilog
fpga
时序数据库-
Timescale
在Windows上的安装
它是一个PostgreSQL数据库的扩展（exstension），一种开源的时序（time-series）数据库，在快速数据摄入和复杂查询的性能上做了优化。一、本人的安装条件1、jdk2、系统Windows7SP1x86_64操作系统3、postgresql的安装包postgresql-10.1-3-windows-x64.exe4、TimescaleDB的安装包TimescaleDBwindow
殇莫忆
·
2020-07-30 16:51
PostgreSQL
数据库
TimescaleDB
PostgreSQL
TimescaleDB
yield return new WaitForSeconds(waitTime) 在 Time.
timeScale
=0下卡死
例如下面代码：IEnumeratorf(){Time.
timeScale
=0;floatwaitTime=2;yieldreturnnewWaitForSeconds(waitTime);Debug.Log
逆茪
·
2020-07-30 12:56
使用Verilog实现CRC-8的串行计算
题目：Verilog代码如下我们只需要根据电路图书写对应电路图的代码即可，代码如下，crc_test模块：`
timescale
1ns/1ps//**************
朽月
·
2020-07-30 06:29
FPGA笔试题
工具类
渲染完上一帧画面所消耗的时间Time.
timeScale
：静态
nsko
·
2020-07-29 16:23
FPGA学习笔记1--1位全加器
inputb,inputcin,outputsum,outputcout);assignsum=a^b^cin;assigncout=(a&b)|(b&cin)|(a&cin);endmodule仿真代码`
timescale
1ns
Frosty flame
·
2020-07-29 07:52
verilog 有限状态机的小小实例演示及仿真——序列检测器
.v）代码如下：/*finitestatemachine----FSMimplementefile有限状态机的实例2012/05/22Iverilog+GTKWaveinwindowsXPsp3*/`
timescale
1ns
weixin_30314813
·
2020-07-28 16:54
verilog文件操作代码(转)
verilog文件操作代码(转)一、verilog读文件，与写文件操作`
timescale
1ns/1nsmoduleFileIO_tb;integerfp_r,fp_w,cnt;reg[9:0]reg3
samssm
·
2020-07-28 10:05
MIPS五级流水线（含data hazard)
设计参考图旁路单元`
timescale
1ns/1ps///////////////////////////////////////////////////////////////////////////
qq_40268672
·
2020-07-28 08:52
Unity之【创建暂停菜单】
（方案一适用于计时游戏）当进入暂停状态时，设置Time.
timeScale
=0，游戏中的时间总是需要
IMUHERO
·
2020-07-28 07:08
Unity
verilog语言分别设计一、二、三段式状态机
`
timescale
1ns/1ps/////////////////////////////////////////////////////////////
herryone123
·
2020-07-28 01:31
Verilog
ModelSim仿真时注意事项，先添加信号，再仿真Run All，否则No Data
在仿真电路时，Run一定time后，添加要观察的信号后，无论如何都没波形数据，出现NoData，原来是顺序问题（我的是这么回事）：or1200仿真TB文件：`
timescale
1ns/100psmoduleor1200
一代程序码农
·
2020-07-27 23:29
编程经验
芯片折腾
Verilog 多路选择器（MUX）
1、inout、input、output的不同2、inout电路3、两路选择器3.1inoutmodule这是一个简单的inout使用模块`
timescale
1ns/1ps//CreateDate:2020
Hold人民币
·
2020-07-27 15:57
个人随记
在verilog或者systemverilog中怎么打印
timescale
信息
在Verilog,SystemVerilog中打印`
timescale
使用$printtimescale(path)仿真器指令//
timescale
`
timescale
1ns/10ps//toptestbenchmodulemoduletb
XtremeDV
·
2020-07-15 12:26
system
verilog
verilog
2020.3.26_学习笔记
两个触发器的目的主要是为了防止触发器变成亚稳态`
timescale
1ns/1psmodulekey_test(inputclk,input[3:0]key,output[3:0]led);reg[3:0
ﾟGift
·
2020-07-15 08:57
53--FPGA Verilog DDS简易信号发生器
`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////////////
Frosty flame
·
2020-07-15 07:37
56--vivado带通滤波器的设计
（分别是滤波，加法器，波形生成）`
timescale
1ns/1ps////////////////////////////////////
Frosty flame
·
2020-07-15 07:37
FPGA学习笔记10--7人表决器
beginsum=3'b0;for(i=0;i<=6;i=i+1)beginif(vote[i])sum=sum+1'b1;endif(sum[2])pass=1;elsepass=0;endendmodule`
timescale
1ns
Frosty flame
·
2020-07-15 07:37
游戏暂停
暂停前言功能实现展示前言在游戏中设置游戏暂停，经常会想到Time.
timeScale
=0;这种方法，但是Time.
timeScale
只是能暂停部分东西；如果在update函数中持续改变一个物体的位置，这种位置改变貌似是不会受到暂停影响的
Glunn
·
2020-07-15 07:47
功能实现
systemverilog的接口interface
`
timescale
1ns / 1psinterface if_port( input bit clk ); // 声明接口 logic a , b , c
weixin_33737134
·
2020-07-15 04:32
重温FPGA设计流程(七、纯Verilog实现数字频率计)
软件：Vivado2017.4板卡：Ego1型号：xc7a35tcsg324-1七、纯Verilog实现数字频率计hz_counter_top.v`
timescale
1ns/1psmodulehz_counter_top
李老狗在看FPGA
·
2020-07-14 19:01
FPGA
重温FPGA设计流程(六、纯Verilog实现数字钟)
软件：Vivado2017.4板卡：Ego1型号：xc7a35tcsg324-1六、纯Verilog实现数字钟clock1_top.v`
timescale
1ns/1psmoduleclock1_top(
李老狗在看FPGA
·
2020-07-14 19:01
FPGA
【 FPGA 】序列检测器的Mealy状态机实现
VerilogHDL代码为：`
timescale
1ns/1ps/////////////////////////////////////////////////
李锐博恩
·
2020-07-14 05:47
#
在Quartus II 13.1里RTL视图问题
我在QuartusII13.1写了一个加法器，程序如下`
timescale
1ns/1nsmoduleCounter_Design(//globalclockinputclk,//50MHzinputrst_n
IT小男孩
·
2020-07-14 04:38
FPGA
1位的二选一多路选择器的逻辑表达式实现
designsource`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////
zffustb
·
2020-07-13 23:34
计算机组成原理实验 74l138Verilog实现
Verilog代码`
timescale
1ns/1ps///////////////////////////////////////////////////////////////////////////
Zexe
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2020-07-13 19:05
计组
记录verilog基础知识
`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////////////
苍白的手漆黑的刀
·
2020-07-13 14:07
FPGA
Verilog简单的组合逻辑设计
1:0;endmodule测试模块用于检测模块设计是否正确，代码如下：`
timescale
1ns/1ns//`include".
菜鸟辉的奋斗史
·
2020-07-13 13:49
初探verilog
【Verilog】马里奥小游戏的FPGA实现
具体代码片段：`
timescale
1ns/1ps/
阿汪先生
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2020-07-13 12:37
FPGA
VerilogHDL二分频代码
初始化always@(posedgeclk)//时钟上升沿敏感beginif(clk==1'b1)//当时钟为高电平clk_s<=~clk_s;//二分频输出翻转endendmodule②测试文件代码`
timescale
1ns
grace_fight
·
2020-07-13 05:25
FPGA学习
基于verilog的抢答器
代码如下：`
timescale
1ns/1ps////////////////////////////////////
a14730497
·
2020-07-13 02:43
FPGA
verilog 之 流水灯实验
`
timescale
1ns/1psmoduleled_test(inputclk,//systemclock50Mhzonboard时钟默认为50MHZinputrst_n,//reset,lowactiveoutputreg
路人王_Zz
·
2020-07-12 12:35
1、流水灯-FPGA---个人实验总结---
熄灭这种在同一个主程序中的操作的思路----------即顺序操作方式二：各自的灯有自己的工作时许，各自互不干扰，只是在宏观上看来类似流水灯的样子---------即并行的操作上两个图分别是方式一和方式二2、并行概念开始编程`
timescale
1ns
没有水杯和雨伞的工科男
·
2020-07-12 11:40
[ip核][vivado]FIFO 学习
所用的testbench：`
timescale
1ns/1psmodulefifo_tb();wireFIFO_READ_0_empty;wire[9:0]FIFO_READ_0
居然是可以改昵称的
·
2020-07-12 02:57
FPGA学习
基础模块
VCS中利用Makefile脚本仿真详细图解
在VCS中module_tb.v除了声明
timescale
，初始化信号输入和例化module外，还需要加上波形输出函数$vcdpluson()和仿真时间控制函数$finish()
limanjihe
·
2020-07-11 11:15
synopsys
脚本
DAC——AD5060的使用
`
timescale
1ns/1ns`include"CLK_divide.v"moduleAD5060(clk,rst,NL_SCLK,NL_SDIN,NL_SYNC);inputclk,rst;outputNL_SCLK
BerryHagge
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2020-07-10 20:35
Verilog
Unity中的
TimeScale
TimeScale
的默认值是1,
TimeScale
的值大小对Update和LateUpdate没有影响,但是对FixedUpdate有影响。
木小星
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2020-07-10 10:55
Unity
计算机组成原理实验——寄存器堆实现
先上寄存器堆模块的代码`
timescale
1ns/1ps//**********************************************************
王森ouc
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2020-07-10 10:09
计算机组成与系统结构
Verilog 不同长度操作数运算(一)
整体代码如下：`
timescale
1ns/1nsmoduletest();reg[2:0]d=3'b100;reg[2:0]e=3'b100;reg[3:0]f;initialbegin//f>3);/
linux91
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2020-07-09 19:57
verilog
T触发器
rst_n)Q<=1'b0;elseif(T==1)Q<=~Q;elseif(T==0)Q<=Q;else;endmodule测试脚本代码：`
timescale
1ns/1psmodulecy4_vlg_tst
一起拼，一起加油
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2020-07-08 02:43
嵌入式学习
vertix7 时钟频率配置（verilog源代码）
一个top.v一个configuration.v,两个.v文件`
timescale
1ns/1ps/////////////////////////////////////////////////////
Ocean_VV
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2020-07-08 01:34
FPGA
Verilog
Xilinx ISE多功能移位寄存器仿真及Basys2实验板实验
移位寄存器实现Verilog代码：`
timescale
1ns/1psmoduleadd(inputclk,inputreset,input[1:0]s,inputdl,inputdr,input[3:0
cloud_os
·
2020-07-08 01:01
FPGA
参考设计，实现简单的AXI-M接口的DMA功能
`
timescale
1ns/1psmodulemyip_v3_M00_AXI#(//Userstoaddparametershere//Userparametersends//Donotmodifytheparametersbeyondthisline
尼古拉斯糖果
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2020-07-07 18:37
code
彭吉象《艺术学概论》（第5版）配套题库
`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////////////
m0_47432812
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2020-07-07 16:11
实验5-2 多路数据选择器
实验5-2：四选一数据选择器（数据流描述）`
timescale
1ns/1ps///////////////////////////////////////////////////////////////
_JustinZz_
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2020-07-07 03:39
基于FPGA的UART回环设计（3）
顶层代码设计uart回环测试的项目的顶层代码如下：`
timescale
1ns/1ps//*********************************
朽月
·
2020-07-06 12:51
FPGA
基于FPGA的VGA控制器实现（3）
最常用的VGA控制器VGA时序代码VGA模块端口解释总结VGA时序代码已经写了两篇关于VGA控制器的文章，这里我们给出一个通用的VGA控制器，代码如下：`
timescale
1ns/1ps//******
朽月
·
2020-07-06 12:51
FPGA
两种verilog实现4位乘法器
repeat版本`
timescale
1ns/1ps////////////////////////////////////////////////////////////////////////////
刺客伍六柒
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2020-07-06 11:07
嵌入式系统
*FPGA* vivado 2017.4 ILA使用例程
1.打开vivado，新建项目（选择对应的芯片型号）2.添加源文件，编写RTL代码`
timescale
1ns/1ps///////////////////////////////////////////
石石为山
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2020-07-06 11:04
FPGA
Verilog语法中parameter与localparam的区别
`
timescale
1ns/100psmodulemem(clka,wea,addra,dina,clkb,addrb,doutb);parameterDATA_WIDTH=16;parameterADDR_WIDTH
yangzhiyuan0928
·
2020-07-06 10:37
FPGA/Verilog
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