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2021集创赛获奖作品合集

1.Arm杯：基于Cortex-M3内核SOC的动目标检测与跟踪系统获奖情况：一等奖本系统基于XilinxArtixXC7A100T平台，在其基础上搭载Cortex-M3内核，AMBA总线，总线上外挂GPIO

极术社区·2022-10-25 09:39

FPGA学习笔记【基础概念】

基础概念Xilinx系FPGA使用vivado全家桶进行开发性价比/低功耗：Spartan系列，常见Spartan-6、Spartan-7中端/性价比：Artix系列，常见Artix-6、Artix-7

内鬼·2022-10-19 07:50

Xilinx DPU 新玩法，加速 AI 应用落地

Xilinx®深度学习处理器单元（DPU）是专用于卷积神经的可配置计算引擎网络。引擎中使用的并行度是设计参数，可以根据需要选择目标设备和应用程序。

米尔MYIR·2022-10-14 18:55

XILINX DDR3 VIVADO（一）初始化

文章目录migip初始化DDR3IP核的调取代码仿真总结migip初始化DDR3IP核的调取第一步第二步第三步点击next第四步点击next第五步1.clockperiod：这是输入到ddr3存储芯片的时钟，migip一共输出两路，输入一路时钟，除了输出给ddr3存储芯片的时钟外，还输出一个用户时钟给用户控制ip核的时钟，如图所示2.phytocontrollerclockradio：说明CLK1

viviya微微呀·2022-10-14 09:39

基于Xilinx DDR3的IP核初始化失败的问题

我遇到这个现象，但愿对你的设计有帮助。硬件设计上用的是两片SM41J256M16M进行拼接的。再生成IP的时候也就是32bit的数据位。其它都是常规操作。IP生产完成后直接跑一下官方的example是没有问题的。然后自己例化IP。调入官方的DDR3模型。产生时钟和复位激励。启动仿真。发现一直初始化不成功。如下图跑了170us都没有出来。搞了半天都没有找到原因。后来发现这个仿真模型只有16bit，也

sysrst·2022-10-14 09:09

【DDR3 控制器设计】系列博客汇总篇（附直达链接）

博客汇总Project1：【DDR3控制器设计】（1）MIGIP核的详解与配置对DDR3进行读写等操作时，由于接口信号众多，直接对DDR3操作较为复杂，可以借助Xilinx官方提供的MIGIP核对DDR3

Linest-5·2022-10-14 09:35

Xilinx 7系列FPGA DDR3硬件设计规则

引言：本文我们介绍Xilinx7系列FPGADDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。

FPGA技术实战·2022-10-14 09:05

ST、ON、Microchip、Xilinx、东芝开启新一轮涨价潮

作者|小芯来源|芯世相（ID：xinpianlaosiji）大家好，我是张巧龙，今天和大家聊芯片涨价的事情。进入2022年，芯片大厂的涨价函仍在更新，涨价仍在继续。近期突发事件频发，日本地震工厂停工、闪存芯片大厂材料污染，香港疫情、苏州疫情联电、京元电染疫冲击半导体产业链，加重了市场紧张神经。对于“晶圆产能是否紧缺”及“芯片缺货涨价何时休”等问题，目前行业内也未有定论：一边是产能过剩预警、需求疲软

张巧龙·2022-10-11 16:31

基于Xilinx artix 7的FPGA高级应用（一）：VGA图像显示（原理篇）

许久没有更新文章，最近天气太热了都无心写代码了有些烦。FPGA基础教学过段时间我会继续写，今天另开一坑：FPGA的高级应用，给大家讲讲串口配置、通信协议、CPU设计这方面的FPGA应用场景，代码完全开源且已经上机实验可以使用，请大家放心观看。FPGA高级应用（一）VGA图像显示这一节讲原理，下一节分享代码。VGA接口是现在流行的显示屏接口之一，懂得驱动VGA接口无疑就掌握了驱动显示的方法之一。它本

电磁场与无线技术·2022-10-06 08:56

[转载]在Matlab中实现FPGA硬件设计

摘要：SystemGeneratorforDSP是Xilinx公司开发的基于Matlab的DSP开发工具同时也是一个基于FPGA的信号处理建模和设计工具。

jim9905·2022-10-05 18:34

ZYNQ飞控设计-PX4开发环境搭建

source/tools/Xilinx/V

weixin_36150979·2022-10-05 07:15

ZYNQ之路--带你弄明白Vivado设计流程

作为一名初学者，用惯了Quartus的我刚开始对于Xilinx的开发工具家族是十分迷惑的，什么Vitis和Vivado都是干嘛的？

背影疾风·2022-10-02 07:57

数字信号处理——FFT运算模块设计（1）

XILINX有自己的IPCORE产品：FastFourierTransform(9.1)，之前有一个付费专栏中的其中一篇博文着重介绍了

在路上，正出发·2022-09-29 15:32

异步复位-同步释放(Asynchronous Reset-Synchronous Release)

异步复位-同步释放前言异步复位，同步释放的理解这篇博文讲述了异步复位-同步释放的背景，具体实现，非常详细，结合Xilinx官方文档WP272比较有益。但是看下来仍然有几个问题。

一夏天的风·2022-09-29 15:47

zc702-自定义AXI-IP核实验

目的：自定义一个IP核，通过AXI总线与ARM系统连接环境：Win732bitVivado2014.4.1Xilinxsdk2014.4开发板：Zc702第一步：新建一个自定义的HDL模块，本实验新建一个

weixin_33937913·2022-09-22 14:58

modelsim加入xilinx ISE库的方法

为了避免每次都要重复编译xilinx的库，可以一次性将所有xilinx的库编译后，然后加入modelsim。这样就可以避免每次重复编译库，大量节约了时间。

ciscomonkey·2022-09-22 14:23

Xilinx XDMA驱动代码分析及用法

XilinxXDMA驱动代码分析及用法先简单的介绍一下，赛灵思的XDMA的驱动是用于做什么的、他的主要功能就类似与网卡pcie接口的网卡驱动、用于控制主机与fpga设备进行pcie的通讯。

疯狂的蕉尼基·2022-09-19 17:34

【AXI4 verilog】手把手带你撸AXI代码（四、AXI4接口的RAM设计）

3、这篇文章过后还会有AXI-lite，XilinxAXI主机等代码的分析，供大家学习参考。

搞IC的那些年·2022-09-18 10:39

Xilinx ISE系列教程（全网首发）

文章目录@[toc]已完成待完成本文是XilinxISE系列教程的第0篇文章。

whik1194·2022-09-13 07:35

Verilog语法：task or function

目录1.函数与任务的不同2.task说明语句2.1task定义2.2任务的调用及变量的传递3.function说明语句3.1定义函数的语法参考文档：XilinxUG901task语句和function语句是

风中少年01·2022-09-12 18:28

Xilinx RTL编码指南(一)

XilinxRTL编码指南一控制信号与控制集Reset使用复位的时间和位置同步复位与异步复位复位编码实例1：乘法器与异步复位异步复位RTLsynthesis同步复位RTLsynthesis尝试消除HDL

WitransFer·2022-09-08 15:59

【FPGA教程案例72】基础操作2——Xilinx原语学习及应用2

FPGA教程目录MATLAB教程目录--------------------------------------------------------------------------------------------------------------------------------目录1.软件版本2.原语的应用——IBUFGDS3.原语的应用——BUFGMUX

fpga和matlab·2022-09-04 07:02

基于zynq的千兆网udp项目_米联客 ZYNQ/SOC 精品教程 S05-CH03-UDP千兆光通信

FPGA程序基于米联的新版UDPIP协议栈以及Xilinx的IP核TriModeEthernetMAC和1G/2.5GEthernetPCS/PMAorSGMII而实现。

尼不要逗了mk~~·2022-08-25 15:32

ZC706千兆网测试（ZYNQ，FreeRTOS，Echo，消息队列，QSPI启动，FSBL固化，lwIP，TCP，RGMII，Xilinx）

初学FreeRTOS：（1）使用ZC706开发板测试PS端网口（Echo，lwIP协议栈）；（2）配合操作PL端LED（直接驱动和使用消息队列两种方式）；（3）PS端串口UART打印调试信息；（4）QSPI固化（DualQuadSPIParallel8bit模式）。ZC706中，MAC控制器与PHY通过RGMII（ReducedGigabitMediaIndependentInterface）接口

DengFengLai123·2022-08-25 15:00

【PG054】7 Series Integrated Block for PCI Express IP核的学习

PCIe学习笔记系列：PCIe基础知识及Xilinx相关IP核介绍概念了解：简单学习PCIe的数据链路与拓扑结构，另外看看有什么相关的IP核。

lu-ming.xyz·2022-08-23 21:11

Xilinx FIFO RST复位

记录在使用Xilinx的FIFOGenerate的时候遇到的问题（modelsim仿真和ILA都能遇到）；——full，empty等信号一直keephigh；直接原因以下内容说的都是AsynchronousReset

Lzy金壳bing·2022-08-23 15:06

Xilinx ISE系列教程（2）：LED点灯工程、仿真、bit下载和mcs固化

.新建testbench仿真文件5.ISim功能仿真6.管脚分配和时钟约束7.bit文件生成和下载8.mcs文件生成和下载上一篇文章，我们介绍了ISE14.7的下载、安装和注册，在之后的文章，我们会以XilinxSpartan

whik1194·2022-08-18 17:03

基于FPGA的RGB2YUV、图像增强、YUV2RGBIP仿真实例

基于FPGA的RGB2YUV、图像增强、YUV2RGBIP仿真实例AT7_Xilinx开发板（USB3.0+LVDS）资料共享腾讯链接：https://share.weiyun.com/5GQyKKc百度网盘链接

Nuoson聪·2022-08-18 13:42

玩转Zynq连载51——[ex70] RGB2YUV、图像增强、YUV2RGB IP仿真实例

特权同学玩转Zynq连载51——[ex70]RGB2YUV、图像增强、YUV2RGBIP仿真实例1图像增强IP简介Xilinx的Vivado中集成的图像增强（ImageEnhancement）IP可以有效降低图像噪声并增强图像边缘

ove学习使我快乐·2022-08-18 13:40

Xilinx FPGA中如何设置LVDS差分信号

XilinxFPGA中如何设置LVDS差分信号1.什么是lvds差分信号（选自百度百科）LVDS（LowVoltageDifferentialSignal）是一种低振幅差分信号技术。

大收藏家·2022-08-15 07:22

Xilinx和Altera的区别

Xilinx和Altera的区别作为FPGA的两大厂商，目前，Altera在已经被Intel所收购。以下是两者的不同点。Xilinx比较注重高端产品，在高端产品上应用比Altera多得多。

qq_409992227·2022-08-15 07:49

Verilog语言控制Xilinx FPGA引脚demo

鉴于精力有限，虽然博主本科专业涉及到了一些硬件方面知识，但时间已经久远，所以博客的内容仅限于扫盲用，记录一下过程吧：博主这边从Xilinx着手了解，一些信息可以从官网获取。

竹叶青lvye·2022-08-15 07:11

AMD收购Xilinx，Intel收购Altera，FPGA将何去何从？

一、AMD收购Xilinx美国时间2月14日，AMD宣布以全股份交易（all-stocktransaction）方式完成对赛灵思（Xilinx）的收购。

子墨祭·2022-08-15 07:11

2，xilinx 7系列FPGA理论篇——浅谈FPGA基本结构

目前市场上90%以上的FPGA都来自于xilinx和altera（现已被Intel收购）这两家美国巨头，这两家F

fpga_start·2022-08-15 07:11

Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同

文章目录XilinxFPGAPLL资源与INTELFPGAPLL资源locked信号的不同XilinxFPGAPLL资源locked信号仿真图INTELFPGAPLL资源locked信号仿真图总结XilinxFPGAPLL

尘世中一个小迷童·2022-08-15 07:09

两大FPGA巨头的“AI技术路线”分别讲解

而去年Xilinx发布了ACAP后大家就一直等待着Intel的对应动作，Intel在时隔半年多以后也在于有了响应。同样是利用FPGA来实现人工智能算法，两家的技术路线上有什么区别呢？

IClance999·2022-08-15 07:37

Xilinx FPGA 架构简介

XilinxFPGA架构简介作者：[email protected]本文所有权归作者Aircity所有直接用一张图来说明XilinxFPGA都包含哪些核心内容：LUT，

AirCity123·2022-08-15 07:36

XIlinx FPGA 和 Intel FPGA的区别

二XilinxFPGA和IntelFPGA区别2.1基本资源逻辑2.2内部结构一FPGA简介学习FPGA有一段时间了，因为前一段时间主要学习的是和IntelFPGA相关的，最近来了解一下XIlinxFPPGA

藏进小黑屋·2022-08-15 07:06

安装交叉编译器 arm-linux-gnueabihf-gcc

前言在学习正点原子《ZYNQ-嵌入式Linux开发指南》第十四章U-boot移植的时候，下载了Xlinuxu-boot源码后编译，出现了错误：root@ubuntu-GCP1820-SS:u-boot-xlnx-xilinx-v2019.2

滨边美波她男友·2022-08-12 12:21

FPGA-图像处理系列基于Sobel算法的边缘检测设计与实现

开发环境开发板：特权同学xilinxspartan6开发板开发软件：ISE14.7、modelsim10.5编程语言：verilog一、理论知识学习1.边缘检测边缘是图像的基本特征，包含了用于图像识

kelinnn·2022-08-11 15:17

如何实现FPGA的可重复性设计

概述主要翻自xilinx《WP361,MaintainingRepeatableResults》。满足设计中的时序要求本身可能很困难，所以生成100%可重复的时序设计似乎是不可能的。

孤独的单刀·2022-08-10 15:40

Xilinx ip核之FIFO和RAM

根据网上资料和自己理解整合而成，参考文章和代码链接在文章结尾。FIFO和RAM1、FIFOFIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。FIFO可以用于：(1

fractial·2022-07-29 18:38

FPGA的BRAM和distributed RAM学习

————————————————xilinxspartan3an系列fpga：一个CLB包含4个SLICE，其中左边两个SLICE可用于存储、移位寄存器和逻辑配置，称为SLICEM；右边的两个SLICE

城外南风起·2022-07-29 18:29

Zedboard编译PYNQ v2.6 并定制kernel 添加WiFi

0.安装PYNQ前先安装好Vivado，Petalinux2020.11.将PYNQ2.6.1下载到本地Documentshttps://github.com/Xilinx/PYNQ/releases/

Simpreative·2022-07-25 21:00

9.19 verilog学习

15：Xilinx中与全局时钟资源和DLL

季磊·2022-07-25 14:50

AXI总线之AXI-LITE总线分析与实现

AXI是由ARM公司提供的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，现如今已经发展到AXI4这个版本。在Xilinx的ZYNQ系列中，AXI是经常用的一种接口。

bibogo·2022-07-25 11:47

Xilinx FPGA 使用Microblaze实现串口命令行

想在项目上使用串口命令行的方式操作工程里的某些线或者获取某些信息，FPGA使用的是Kintex-7，移植开源的lettershell适配MicroBlaze的运行。开源的lettershell网址：letter-shell我移植的是2.x的版本，如下图所示。FPGA工程里面主要例化一个Microblaze软核，添加一个uartlite，一个gpio。uart管串口的接收和发送，gpio点LED灯用

请叫我冻冻·2022-07-22 12:20

Xinlinx zynq7010国产替代 FMQL10S400 全国产化 ARM 核心板+扩展板

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、SPIFLASH、以太网P

F_white·2022-07-20 13:10

【Xilinx Vivado 时序分析/约束系列11】FPGA开发时序分析/约束-FPGA DDR-PLL接口的 input delay 约束优化方法

目录DDR-PLL简述实际操作实际工程顶层代码PLL配置添加时钟约束添加inputdelay约束添加FalsePathSetupTimeHoldTimeMulticycle约束解决办法PLL配置发现问题建立时间中保持时间中添加FalsePath总结往期系列博客DDR-PLL简述在之前介绍了DDR-Direct的时序模型，也就是不带有PLL的普通时序模型，这节重点介绍带有PLL的模型，在SDR采样模

Linest-5·2022-07-18 11:54

【Xilinx Vivado 时序分析/约束系列10】FPGA开发时序分析/约束-FPGA DDR-Direct接口的 input delay 约束优化方法

目录DDR采样简述第一种模型（不带PLL）实际操作总结约束实际工程顶层代码时钟约束inputdelay约束查看时序报告解决办法添加原语原语解释查看时序报告时序分析总结往期系列博客DDR采样简述在之前分析了SDR采样，也就是单边采样，接下来介绍DDR采样，也就是双边采样，在实验应用中，DDR采样也是很广泛的，比如CMOS、DRAM、ADC、千兆以太网等，都是DDR接口的，因此也需要去分析时序是否正确