E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
xilinx；
翻译：A Tutorial on the Device Tree (Zynq) -- Part I
ATutorialontheDeviceTree(Zynq)--PartI此教程的目的本教程是针对
Xilinx
'Zynq-7000EPP设备(一个集成了FPGA的ARMCotex-A9)写的，但其中的概念适用于所有使用了设备树的
weixin_30678349
·
2020-08-07 19:33
xilinx
网站应用笔记 6 _CPLD Download
CPLDDownloadFilesThankyouforyourinterestinourdesigncode
Xilinx
providesasetofapplicationfilesforCPLDdesignsfreeofcharge.Thesefilesetscomewithoutanytechnicalsupportorwarranty.Thefollowingdesignfilesareav
weixin_30555515
·
2020-08-07 19:46
【实战经验】--
Xilinx
--IPCore--FIFO
1.简介定义：FIFO（FirstInFirstOut）一种先入先出（读写数据是只能顺序写入顺序读出）的数据缓存器，读写数据时，其内部读写指针自动加1，因此没有外部地址线，使用简单。分类：FIFO可以分为同步FIFO和异步FIFO。同步FIFO的写入时钟和读取时钟完全一样，内核时一个简单双口RAM（SimpleDualPortRAM）；异步FIFO写入时钟和读取时钟不同，不仅需要真双口RAM（Tr
weixin_30367543
·
2020-08-07 19:50
Xilinx
ISE FIFO读写操作仿真学习
---恢复内容开始---针对
xilinx
FIFOIP核进行简单的学习，整个流程参考http://www.eefocus.com/guoke1993102/blog/15-06/313183_36284.
weixin_30273931
·
2020-08-07 19:40
GTP(学习笔记1)
Xilinx
的对
weichen001122
·
2020-08-07 19:28
FPGA
Xilinx
SDK中指定变量的物理位置
Xilinx
SDK使用的是GCC，实际上这个方法也适用于所有GCC源码。
WaveRider2012
·
2020-08-07 19:46
嵌入式Linux
Xilinx
FPGA的GTx
Xilinx
的针对Gigabit应用的FPGA基本都会集成一些高速串行接口，统称为GigabitTransceiver（GTx），包括GTP、GTR、GTX、GTH、GTZ、GTY、GTM（传输速率不断增加
恋天的风
·
2020-08-07 19:16
FPGA
xilinx
fifo核使用时注意的问题
fifo做一个数据的缓存和不同数据域的同步，用FPGA驱动AD的spi接口，系统中有8片AD，每片AD由两个独立的并行AD通道组成，采样率1Msps，量化位数16bit，每次采集的数据为256bit，
xilinx
fifo
闲来看看
·
2020-08-07 19:38
FPGA
用STM32配置
Xilinx
FPGA
当你想把bit文件通过程序写入fpga的时候，你会发现总是不对。因为bit格式是bitgen生成的jtag用的格式。使用impact工具能够完成转换。如果你想通过代码直接读取，就需要了解文件结构了。网上搜了搜，没有这类的应用。特将研究成果写下来，为后来人使用方便。ushortsiglengthchar[]sigushortversion[0001]chara//type{a-e}ushortpro
Jimbo_Zhang
·
2020-08-07 18:31
FPGA
FPGA与LVDS信号兼容性分析方法
技术交流是便宜的博客地址：http://blog.csdn.net/techexchangeischeap很多工程师在使用
Xilinx
开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V
techexchangeischeap
·
2020-08-07 18:45
Xilinx
FPGA
Xilinx
FPGA用户约束文件
zz：http://blog.chinaaet.com/detail/21172.htmlFPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF文件。UCF文件是AS
sxlwzl
·
2020-08-07 18:01
fpga
超过飞飞系列-ZYNQ之FPGA学习1.1简介
Zynq-7000系列是系列是
Xilinx
于2010年4月推出的行业第一个推出的一个可扩展处理平台，组合了一个双核ARMCortex-A9处理器和一个传统的现场可编程门阵列（FPGA）逻辑部件。
飞飞要我要在你上面
·
2020-08-07 17:10
ZYNQ
FPGA零基础学习：数字电路中的数字表示
后续会陆续更新
Xilinx
FPGA技术江湖
·
2020-08-07 17:34
FPGA零基础学习系列
初学者必备
fpga
FPGA零基础学习：数字电路中的组合逻辑
后续会陆续更新
Xilinx
的Vivado、ISE及相关操作
FPGA技术江湖
·
2020-08-07 17:34
FPGA零基础学习系列
初学者必备
使用
Xilinx
FIFO IP核的总结（一）
FIFOIP核的总结（一）第一次使用Vivado中的FIFOgenerator,同步FIFO的常用端口也就10个左右：CLK；srst:复位端口读相关：dout:FIFO数据输出（output）；empty：读空（output），empty为1，表明FIFO内无数据；Vaild:读有效（output）：等到rd_en拉高后的下一个上升沿置1rd_en:读使能（input）写相关：din:FIFO数
七岁孙兴慜
·
2020-08-07 16:34
vivado初步
赛灵思（
XILINX
） FPGA中VRP/VRN管脚的使用心得
XILINX
公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRN管脚。
碰碰跳跳
·
2020-08-07 15:42
xilinx
EDA
器件
Xilinx
FPGA用户约束文件（转自
xilinx
ISE 开发指南
UCF文件是ASC2码文件，描述了逻辑设计的约束，可以用文本编辑器和
Xilinx
约束文件编辑器进行编辑。N
makebuaa
·
2020-08-07 15:28
FPGA
（10）ISE约束文件UCF与Vivado 约束文件XDC（FPGA不积跬步101）
1引言笔者最近做一个项目使用FPGA芯片为
Xilinx
spartan6，开发软件是ISE14.7。
宁静致远dream
·
2020-08-07 15:14
FPGA小试牛刀
zedboard device-tree
ISE14.42、ADI的内核在linux系统上3、ADI的参考设计这次开发手记所用的硬件设计使用的是ADI所提供的参考设计，https://github.com/analogdevicesinc/fpgahdl_
xilinx
linuxarmsummary
·
2020-08-07 15:23
用Verilog语言实现奇数倍分频电路3分频、5分频、7分频
blog.sina.com.cn/s/blog_74da86160100w629.html分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（
Xilinx
limanjihe
·
2020-08-07 15:14
专业基础笔试&面试积累
FPGA
FPGA管脚分配时需注意的一些事项（以
xilinx
xc4vsx55为例）
FPGA管脚分配时需注意的一些事项（以
xilinx
xc4vsx55为例）平台：XC4VSX55ISE10.1设计过FPGA的原理图，看FPGA的手册，说管脚的分配问题，如时钟管脚要用GC类管脚，而且单端时钟输入时要用
jbb0523
·
2020-08-07 14:23
FPGA/CPLD相关
2-3 Verilog 7 段译码器（动态显示）
使用工具：
Xilinx
ISE14.7通过时间分频在4位7段数码管中显示2个数字，给人眼一个错觉是同时显示出两个数字。
hyhop150
·
2020-08-07 14:12
Verilog成长记
XILINX
7系列FPGA电压
本文基于
xilinx
官方系列文档DS128介绍7系列FPGA的电压种类和上电时序。
hee67
·
2020-08-07 14:52
FPGA学习笔记
FPGA
Xilinx
FPGA管脚XDC约束之：物理约束
说明：本文我们简单介绍下
Xilinx
FPGA管脚物理约束，包括位置（管脚）约束和电气约束1.普通I/O约束管脚位置约束：set_propertyPAKAGE_PIN“管脚编号”[get_ports“端口名称
通信电子@FPGA高级工程师
·
2020-08-07 13:45
#
收发器
Xilinx
FPGA电路配置
由技术编辑archive1于星期三,10/16/2013-16:00发表FPGA的相关电路主要就是FPGA的配置电路，其余的应用电路只要将外围芯片连接到FPGA的通用I/O管脚上即可。5.5.1配置电路FPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及JTAG模式。典型的主模式都是加载片外非易失(断电不丢数据)性存储器中的配置比特流，配置所需的时钟信号(称为CCL
清风飞扬go
·
2020-08-07 13:00
02-ZYNQ学习（逻辑篇）之FPGA LED控制实验
一、创建工程1.启动Vivado2015.4开发环境(在开始菜单中选择
Xilinx
DesignTools->Vivado2015.4->Vivado2015.4。
【星星之火】
·
2020-08-07 13:38
ZYNQ
ZYNQ系列学习
PYNQ上手笔记 | ① 启动Pynq
PYNQ项目是一个支持
Xilinx
Zynq器件的开源软件框架，目的在于借助Python降低Zynq嵌入式系统开发门槛，有丰富的组件：可编程逻辑的
dongchao6589
·
2020-08-07 13:01
开发工具
python
嵌入式
Kevin_HeYongyuan Zynq Cache问题的解决方法
其中参考了forums.
xilinx
.com的处理方法。首先解释为什么DMA会引入Cache问题（专业名称为
dongtingxun123
·
2020-08-07 13:31
Xilinx
FPGA复位逻辑处理小结
Xilinx
FPGA复位逻辑处理小结1.为什么要复位呢？
civee
·
2020-08-07 13:56
FPGA
最详细【SRIO】
Xilinx
RapidIO核详解
目录一、RapidIO核概述二、RapidIO核接口说明2.1逻辑层接口2.2Buffer接口2.3物理层接口2.4寄存器空间三、使用RapidIO核3.1设计指南3.2时钟3.3复位3.4RapidIO协议简介四、RapidIO核配置五、总结六、参考资料一、RapidIO核概述RapidIO核的设计标准来源于RapidIOInterconnectSpecificationrev2.2，它支持1x
树桥上多情的kevin
·
2020-08-07 12:30
FPGA
SRIO
SRIO
IP核
xilinix
SRIO核详解
Vivado
SRIO
IP核详解
zynq7000平台AXI_lite与Native FIFO接口设计
最近玩了一下
xilinx
的zynq7000系列，用的是黑金的一款开发板，主要是用来测试一款ADC。
at91rm9200
·
2020-08-07 12:17
嵌入式系统
Xilinx
fifo研究总结
最近数据缓存方面用到了较多的fifo，发现
Xilinx
的fifo的depth、rdcnt、fullflag等参数的时序会因为fifo的种类（standardorfwft）、时钟（dcorsingle）、
admiraion123
·
2020-08-07 12:57
Xilinx相关
Linux nvme驱动分析之块设备层
ProductDocumentationRedHatEnterpriseLinux77.2发行注记第14章存储blk_mq数据缓冲区转换成prp或者sg列表用户态分配的内存使用blk_rq_map_user，内核态分配的内存使用blk_rq_map_kern，//
xilinx
petalinux-v2018.2blk_rq_map_user
黑客三遍猪
·
2020-08-07 12:41
存储
[
Xilinx
ZYNQ] #5 常用电平接口
FPGA和ZYNQ开发中会涉及各种电平接口，如下图注:可参考UG471--SupportedI/OStandardsandTerminations章节LVTTL、LVCMOS总所周知，TTL和CMOS是数字电路中两种常见的逻辑电平，LVTTL和LVCMOS是两者低电平版本。TTL是流控器件，输入电阻小，TTL电平器件速度快，驱动能力大，但功耗大。CMOS是MOS管逻辑，为压控器件，且输入电阻极大，
Zenor_one
·
2020-08-07 12:40
[Xilinx
ZYNQ]
xilinx
7系列FPGA之电源简介
前几篇咱们说了FPGA内部逻辑，本篇咱们再聊一聊7系列FPGA的供电部分。首先咱们说spartan7系列，通常咱们需要使用以下电源轨：1，VCCINTFPGA内部核心电压。其不损坏FPGA器件的范围为-0.5V~1.1V。对于-2和-1的spartan7系列，正常工作电压为0.95V~1.05V，推荐工作电压为1.00V。对于-1L的spartan7系列，正常工作电压为0.92V~0.98V，推荐
小青菜哥哥
·
2020-08-07 12:48
核探测器与核电子学
数据处理
通信
BASYS2开发板初学记录（4）——引脚约束
BASYS2开发板初学记录（4）——引脚约束2017-12-29注：win10系统+软件
Xilinx
_ISE14.7+开发板BASYS2关键词：FPGABASYS2
Xilinx
_ISEVerilog紧接着上篇
WilliamYuYuYu
·
2020-08-07 12:09
fpga例程
verilog
第31讲 UltraFast设计方法学（10）：时序收敛之时序约束基本准则
声明：该笔记来源于网上的VIVADO视频教程详细的官方资料可以参考：http://china.
xilinx
.com/support/documentation/sw_manuals/
xilinx
2018
R@
·
2020-08-07 12:17
UlteraFast设计方法学
【 FPGA 】超声波测距小实验（四）：数码管显示测距结果
顶层模块：///////////////////////////////////////////////////////////////////////////////工程硬件平台：
Xilinx
Spartan6FPGA
李锐博恩
·
2020-08-07 12:45
Verilog/FPGA
实用总结区
Xilinx
7 Series FPGA I/O引脚分配设计原则 —— 杂记
Xilinx
强烈建议用户在设计PCB阶段就开始着手一个更合理的IO分配方案的设计，而不是随机设计。这个过程包含了IOPlaning和ClockPlanning两大部分。
Frank_Tse
·
2020-08-07 11:51
FPGA
嵌入式技术学习
Xilinx
常见IO接口标准之FPGA
常见IO接口标准之FPGA0引言最近准备采用
Xilinx
FPGA进行多机通信，即主FPGA芯片将采集到的不同层的图像数据流分别输出给对应的4块从FPGA芯片中，主从FPGA之间的连接机制采用星形拓扑结构
CAOXUN_FPGA
·
2020-08-07 11:35
FPGA理论篇
FPGA管脚约束
一、
xilinx
中的约束文件1、约束的分类利用FPGA进行系统设计常用的约束主要分为3类。（1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。
weixin_33812433
·
2020-08-07 10:03
Xilinx
FIFO Generator的使用经验
环境：配置FULLflag在reset后为0测试方法：FIFO设置为IndependentClockBlockRAM，depth设置为16。用一个BRAMController写FIFO，用另一个BRAMController读FIFO。1.FIFODepth是2的整数次幂，但是实际可用的要减去1，即2^N-12.在初始状态：AlmostEmpty=1,Empty=1,Full=0。3.写入第1个数据
WaveRider2012
·
2020-08-07 10:45
XilinxZynq
petalinux-config --get-hw-description指令找不到导入linux虚拟机里的.hdf文件
今天在按照
xilinx
的UG1209搭建工程的时候执行$petalinux-config--get-hw-description=/命令的时候各种报错，总的来说，要么识别不到HDF文件，要么就跟无法定位
打小爱吃橘子
·
2020-08-06 11:34
ZCU102开发板
petalinux2018.3
音乐蜂鸣器设计-ISE操作工具
后续会陆续更新
Xilinx
的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-08-06 10:13
FPGA零基础学习系列
初学者必备
fpga
ISE
数码管驱动设计-ISE操作工具
后续会陆续更新
Xilinx
的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-08-06 10:13
FPGA零基础学习系列
初学者必备
FPGA
ise
数码管
按键控制LED-ISE操作工具
后续会陆续更新
Xilinx
的Vivado、ISE及相关操作软件的开发的相关内容，学习FPGA
FPGA技术江湖
·
2020-08-06 10:13
FPGA零基础学习系列
初学者必备
fpga
ISE
按键控制LED灯
xilinx
linux 4.14移植到zc702平台，usb rndis驱动
1、编译uboot,可以参考http://www.wiki.
xilinx
.com/Build%20U-Boot2、编译linux内核首先获取linux内核源码：gitclonehttps://github.com
hw_coder
·
2020-08-05 16:26
关于
Xilinx
HLS的一些细节
研究UG902的过程中，发现HLS要注意的细节很杂。这里随便列举几个1）在DATAFLOW优化时，必须是single-producer-consumer模式，也就是单入单出。比如，一旦一个loop的结果被后面多个loop用了，DATAFLOW优化即失效；2）在DATAFLOW优化时，HLS不优化条件执行的tasks。所以在编程中要注意一些问题，典型的就是if-else必须放在loop里面，而不是放
东方泓
·
2020-08-05 15:19
技术流
基于Vivado HLS在zedboard中的Sobel滤波算法实现
基于VivadoHLS在zedboard中的Sobel滤波算法实现平台：zedboard+Webcam工具：g++4.6+VIVADOHLS+
XILINX
EDK+
XILINX
SDK系统：ubuntu12.04
夏菠
·
2020-08-05 15:12
ZYNQ
HLS入门收集(1)
不能导出RTL到EDK也就是Pcore只能导出为VIVADOIP：相关解释：见官方论坛http://forums.
xilinx
.com/t5/High-Level-Synthesis-HLS/pow-function-in-Pcore-Export
夏菠
·
2020-08-05 15:41
Image
Processing
上一页
36
37
38
39
40
41
42
43
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他