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xilinx；
FPGA实践教程（一）用HLS将c程序生成IPcore
本文档系列是我在实践将神经网络实现到
Xilinx
的zynq的FPGA上遇到的问题和解决方法。
祥瑞Coding
·
2020-08-05 15:45
FPGA
FPGA实践教程
ZynqNet解析（五）具体硬件实现
背景：ZynqNet能在
xilinx
的FPGA上实现deepcompression。目的：读懂zynqNet的代码中关于硬件实现的部分。
祥瑞Coding
·
2020-08-05 15:45
FPGA
c/c++
机器学习
zynqNet
视频处理之OSD
基于FPGA的OSD设计与实现1
Xilinx
OSDIP功能支持最多8个layer背景颜色可编程位置，大小，颜色，透明度（alpha）可编程支持RGB和YUV
瓜大三哥
·
2020-08-05 14:34
同步电路和异步电路的区别
摘自何宾著《
Xilinx
FPGA设计权威指南》P86~P91同步电路和异步电路的区别在于电路触发是否与驱动时钟同步，从行为上讲，就是所有电路是否在同一时钟沿下同步地处理数据。
小白来拓荒
·
2020-08-05 13:58
FPGA
Vivado 实现逆序ip核，AXI4-Lite Interface（vcu118，HLS级开发）
实验环境1、软件：VivadoHLS2017.04,Vivado2017.04，VivadoSDK2017.042、硬件：
Xilinx
VirtexUltraScale+FPGAVCU118本人是
XILINX
yangjl_cs
·
2020-08-05 13:40
FPGA
"30年---我与赛灵思FPGA的故事”：ZYNQ-7000使用总结(6) ——AXI接口简述
如果你想进行系统的了解，可以查阅
Xilinx
的文档UG761《AXIReferenceGuide》。这里如文章题目，只是做一个简答的介绍，主要提炼出一些知识点。
青蛙嘎嘎
·
2020-08-05 13:36
Xilinx
Vivado HLS中Floating
尽管通常Fixed-Point（定点）比Floating-Point（浮点）算法的FPGA实现要更快，且面积更高效，但往往有时也需要Floating-Point来实现。这是因为Fixed-Point有限的数据动态范围，需要深入的分析来决定整个设计中间数据位宽变化的pattern，为了达到优化的QoR，并且要引入很多不同类型的Fixed-Point中间变量。而Floating-Point具有更大的数
luotong86
·
2020-08-05 13:05
Vivado
HLS
Vivado HLS常用优化命令介绍
HLS简介
Xilinx
VivadoHLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如Verilog或VHDL语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。
louvinci
·
2020-08-05 13:30
BRAM和DSP间的纠缠(一) ---Vivado高效设计案例分享
Xilinx
公司的FPGA中不仅有“成吨”的逻辑资源(slice)，另外存储器、I/O、时钟和集成式IP资源也非常丰富，笔者在设计中经常使用BlockRAM(BRAM)、DSP资源，灵活运用BRAM和DSP
Tiger-Li
·
2020-08-05 13:19
xilinx
文档汇编-草稿
文章目录用户手册hlsMPSoC:EmbeddedDesignTutorialzynqpetalinuxtimingTCLVivado设计方法OOC提高vivado的编译速度logicdelay、netdelay时序约束技巧AdamTaylorblog用户手册hlsug1270-vivado-hls-opt-methodology-guide.pdfc_ug902-vivado-high-leve
jerwey
·
2020-08-05 13:35
HLS 肤色检测
本博文采用
Xilinx
HLS2014.4工具，实现一个肤色检测的模块。其中，本文重点是构建HLS图像处理函数。新建HLS工程的步骤，本博文不再详述。本工程新建之后，只添加了五个文件，如下图所示。
清风飞扬go
·
2020-08-05 13:45
HLS ORB算法设计心得
上进行ORB算法设计之前，首先需要了解vivado视频流数据处理流程，最好有过相关FPGA用verilog进行过相关图像处理开发经验更好，会帮助你快速的理解它的数据处理流程和相关设计实现；然后，需要对
xilinx
清风飞扬go
·
2020-08-05 13:45
基于vivado HLS的帧差图像实现
数学原理：2.vivadoHLS实现VivadoHSL是
xilinx
公司推出的高层次综合工具，使用C/C++就能实现传统的verilog语言进行的开发，降低了开发难度，内置的h
微信公众号：FPGA开源工作室
·
2020-08-05 12:00
【vivado学习六】 Vivado综合
如图1所示：1综合约束在“设置”对话框的“约束”部分下，选择“默认约束设置”作为活动约束设置；包含在
Xilinx
设计约束（XDC）文件中捕
微信公众号：FPGA开源工作室
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2020-08-05 12:29
Vivado中
xilinx
_courdic IP核(求exp指数函数)使用
由于Verilog/Vhdl没有计算exp指数函数的库函数，所以在开发过程中可利用cordicIP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）在cordic核中e^x=sinh+cosh所以在配置cordic时点选sinhandcosh即可如下图：inputwidth配置为16位，表示输入数据的第16位是符号位，第15,14位是整数位，其他位表示小数位，相当于13位有符
asd741853
·
2020-08-05 12:56
制作ZedBoard-linaro-desktop-ubuntu全过程之运行linaro系统
全过程作者：Alston若水1、准备阶段（1）目标板子：ZedBoardREVD系统信息：（装完以后的，比官方带的系统要更新很多东西）Model:ZynqZedDevelopmentBoardBoard:
Xilinx
ZynqLinuxversion4.9.0
Alston若水
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2020-08-05 12:11
zedboard
xilinx
_spartan6_io_电平读书笔记
FPGA的IO支持多种电平标准,但是其中用几点的概念比较模糊,在此特意记下:最近在用
xilinx
的spartan6与ARM进行通信，但是FPGA的逻辑电平是3.3V的LVTTL标准,而ARM输出的是1.8V
yijingjing17
·
2020-08-05 11:32
FPGA
xilinx
ise14.7调用VSCode作为外部编辑器（并在资源管理器中显示工程目录）
在Edit=》Preferences=》ISEGeneral=》Editors中选择Custom，并在Commandlinesyntax中添加："{你的vscode安装路径}-r-g$1:$2"设置好后在ise中双击工程文件即可在vscode中打开编辑。以上命令行仅能调用vscode打开工程文件，并不能在vscode的资源管理器中显示工程目录，这样就不方便在vscode中直接切换文件进行查看。在我
#XiaoPL
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2020-08-05 11:14
更换
XILINX
ISE 文本编辑器
更换
XILINX
ISE文本编辑器ISE自带的编辑器(ISEtexteditor)在使用过程中有些不如意，主要有：输入中文字符容易崩溃搜索功能有时会无效没有自动补全功能所以本文将介绍如何使用Notepad
Rick王颖
·
2020-08-05 11:29
教程：在Vivado中指定VSCode作为文本编辑器
Vivado是
Xilinx
公司提供的逻辑开发平台(之一)。如果不喜欢Vivado自带的文本编辑器，可以选择第三方的文本编辑器，例如VSCode。
永恒的止水
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2020-08-05 11:15
硬件逻辑开发
XILINX
ISE文本编辑器更换为VS code
XILINX
ISE文本编辑器更换为VScode官方文档设置命令行启动VScode安装插件官方文档二话不说，先上官方文档，官文至大：）什么？你问我在哪里找到的官方文档？
骉
·
2020-08-05 10:13
基于
Xilinx
N4板和MicroBlaze核的串行接口实验：SPI UART
串行接口：SPIUARTXPS->SDK(Platform)->新建BSP->新建appproject问题1：在创建工程的时候没有像书上那样，添加了RS232接口，那么在prots中添加UART端口可以吗？经过试验，在创建工程的时候和在创建完成之后添加RS232都可以用来烧写程序的错误1：在导出到SDK的时候，导出失败不能解决的办法：新建一个BSB工程，在file->switchworkspace
Z-Z-X
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2020-08-04 21:14
Microblaze
-01-OV7251摄像头与设计规划【
Xilinx
-LVDS读写功能实现】
准备使用OmniVision的OV7251GlobalShutter黑白摄像头，可以在官网上找到：http://www.ovt.com/products/sensor.php?id=146OV7251摄像头的特性如下图，用红框标出了一些关键性的参数。之后可能会用这个摄像头来做双目视觉，所以首先定好一些指标，后面的设计都按照这个指标来进行。图像-分辨率：640x480-数据格式：10位灰度-帧率：6
vacajk
·
2020-08-04 19:09
Xilinx
FPGA
用Verilog实现电路分频
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（
Xilinx
）的DLL.来进行时钟的分频，倍频以及相移。
Double_THU
·
2020-08-04 12:10
microblaze软核处理器及其ip核调用
利用没有成本、基于Eclipse的
Xilinx
软件开发套件，系统设计人员可在没有任何FPGA经验的情况下，使用所选的评估套件立即启动MicroBlaze处理器的开发。
yundanfengqing_nuc
·
2020-08-04 09:33
FPGA常用接口
zynq中PS通过MIO控制LED
这几天在学习zynq，zynq芯片集成了两片arma9的内核，和
xilinx
的fpga可编程部分集成在一块芯片上面。
蜗牛一步一步往上爬
·
2020-08-04 09:51
zynq
neon汇编优化实例讲解
开发工具：
Xilinx
SDK2013.4开发板：
yang_qi168
·
2020-08-04 09:17
汇编优化
【FPGA】
Xilinx
_ZYNQ7Z020——7. PL 按键中断实验
文章目录7.PL按键中断实验工程建立下载调试7.PL按键中断实验前面的定时器中断实验的中断属于PS内部的中断本实验中断来自PLPS最大可以接收16个来自PL的中断信号，都是上升沿或高电平触发本实验用按键中断来控制LED工程建立本实验所用的Vivado工程只需要在“ps_axi_led”这个工程上添加用于按键输入的AXIGPIO就可以新的工程名为“ps_axi_key添加一个AXIGPIO配置GPI
xyz_
·
2020-08-04 08:59
FPGA
Xilinx
FPGA中使用PicoBlaze处理器软核
PicoBlaze是8位微处理器，在
Xilinx
公司的Virtex、Spartan-II系列以上FPGA与CoolRunner-II系列以上的CPLD器件设计中以IP核的方式提供，使用是免费的（百度百科
xddc
·
2020-08-04 08:25
FPGA
zynq学习01 zynq 单独使用PL模块点亮led
对于
xilinx
的ZC706开发板单独使用PL做流水等试验的网上例程几乎是空白，大多数是PS+PL实验。如果是刚开始接触ZC706板，想写一个单独的PL程序时，你肯定以为很快就可以上手。
长弓的坚持
·
2020-08-04 08:31
Zynq开发
ZynqNet解析（四）FPGA端程序解析
背景：ZynqNet能在
xilinx
的FPGA上实现deepcompression的网络，FPGA端程序运用传入每层数据运算后存在DRAM上。目的：读懂ZynqNet的FPGA端的代码。
祥瑞Coding
·
2020-08-04 05:32
FPGA
机器学习
c/c++
zynqNet
状态机设计——从简单的按键消抖开始
之前一直在做alteraFPGA的相关学习，对
xilinx
还不是很熟悉，借着这个契机，将比较基础常用的设计在VIVADO开发环境中过一遍，对我来说是个不错的选择
weixin_34202952
·
2020-08-04 05:21
Zynq7000术语详解，不懂啥是PL，PS，APU，SCU？那就进来看看吧
那就进来看看吧相信大家刚看到Zynq手册的时候，对着那么一大堆缩略语肯定是一头雾水，特转来一篇文章，为大家解惑摘要:本文介绍与
XILINX
的EPP平台成员,ZYNQ芯片相关的缩写术语和含义.与简单翻译术语不同
weixin_34032779
·
2020-08-04 05:28
Zynq7000术语详解
/www.openhw.org/bbs/article_1237_380029.html相信大家刚看到Zynq手册的时候，对着那么一大堆缩略语肯定是一头雾水，特转来一篇文章，为大家解惑摘要:本文介绍与
XILINX
公孙璃
·
2020-08-04 03:47
zedboard
Zynq学习笔记
RTOS
初学Zynq与Vivado
板子型号是
Xilinx
Zynq-7000XC7Z045FFG900–2也就是这一块：【可能需要科学上网】http://www.
xilinx
.com/products/boards-and-kits/ek-z7
Joyce_Ng
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2020-08-04 03:44
Verilog
Xilinx
FPGA 资源
Xilinx
FPGA资源(2010-09-1021:27:59)
Xilinx
FPGA资源（ZZ）Wally发表于2009-9-109:54:00写这篇文章主要想介绍
Xilinx
各种资料的找法、分类方法和什么问题该看哪些资料
bangbang170
·
2020-08-04 02:13
fpga
数字信号处理学习：基于CIC滤波器的正交检波
Keywords：CIC滤波器、抽取、混叠、FFT、欠采样CIC滤波器初步介绍
Xilinx
的FPGA的DSPIP中有一个模块就是CIC滤波器，这个模块可以不用乘法器资源（硬件资源消耗少）来实现低通滤波、
禾刀围玉
·
2020-08-04 02:53
FPGA设计
ZYNQ笔记（一）
软核处理器和硬核处理器的区别也很明显，软核处理器主要通过FPGA片内的LUT、BRAM等设计资源实现的，比如
xilinx
公司提供的MicroBlaze软核；而硬核处理器就不一样了，是使用硅片上专门的单元实现一个处理器
JOY_shiyue
·
2020-08-03 22:18
ZYNQ 使用EMIO点亮LED
硬件：
Xilinx
Zynq-7000SoCZC706版本:vivado2015.4目的：同时闪烁3个灯。点亮分为PS和PL两部分。PL属于硬件连接。
决战北京城
·
2020-08-03 20:18
xilinx
嵌入式
zynq
如何使用busybox搭建属于自己的文件系统
下面我们按步骤开始制作吧：首先解压最新的busybox源码包，指令为：tar-xfbusybox-1_20_2.tar然后，makeARCH=armCROSS_COMPILE=arm-
xilinx
-l
mz454619501
·
2020-08-03 20:58
linux开发
zynq
Xilinx
7系列FPGA不同BANK的LVDS工作电压问题
1、HR和HPbanks基本介绍
Xilinx
的7系列FPGA有两种IOBank：HP（HighPerformace）和HR（HighRange）。
mz454619501
·
2020-08-03 20:27
zynq
zynq的Microblaze软核运行
*******************************************************************************Copyright(C)2009-2014
Xilinx
liuzq
·
2020-08-03 19:56
ISE创建Microblaze软核（一）
我使用的是
Xilinx
S
lagran
·
2020-08-03 18:02
FPGA
用Verilog语言实现任意整数分频器
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（
Xilinx
）的DLL.来进行时钟的分频，倍频以及相移。
kele_6
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2020-08-03 18:44
同步时钟
VIVADO-IO/IOBUF时序问题-1
Vivado-IO与IOBUFQ：我们学校FPGA的实验课用的是
Xilinx
的Artix-7系列FPGA，外设是EGO1系列。不算特别垃圾，不过也就几百块钱。根据EGO1公司给的LAB做还可以。
hyzzoe
·
2020-08-03 17:24
vivado
ZYNQ进阶之路1--PL流水灯设计
xilinx
ZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩
鹏哥DIY
·
2020-08-03 14:20
zynq
FPGA
ZYNQ进阶之路
Xilinx
Zynq-7000 SoC高性能处理器的串口、CAN接口
TLZ7x-EasyEVM是广州创龙基于
Xilinx
Zynq-7000SoC设计的高速数据采集处理开发板，采用核心板+底板的设计方式，尺寸为160mm*108mm，它主要帮助开发者快速评估核心板的性能。
Tronlong_
·
2020-08-03 14:01
产品说明
DSP
基于
Xilinx
Kintex-7系列FPGA处理器核心板规格书
SOM-TLK7是一款由创龙基于
Xilinx
Kintex-7系列FPGA自主研发的核心板，可配套创龙TLK7-EVM开发板使用。
Tronlong_
·
2020-08-03 14:01
产品说明
Xilinx
ZYNQ开发板资料共享
ZYNQ7010【ZYNQ】特权老师
Xilinx
ZYNQ资料【ZYNQ】黑金AX7010ZYNQ7015【ZYNQ】黑金
Xilinx
ZYNQ资料（7015）ZYNQ7020【ZYNQ】黑金AX7020【
碎碎思
·
2020-08-03 13:04
FPGA
Xilinx
部分略缩语，ARM与FPGA，MicroBlaze与Neon、Nios2等
一些关于
Xilinx
中的FPGA和ARM的感悟以Zynq-7000为例，里面集成了FPGA和ARM处理系统，这两个模块在此板上是分别独立存在的。
hyzzoe
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2020-08-03 10:39
嵌入式杂谈
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