E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
卷积网络verilog
目标检测算法(二)OverFeat精细分析和讲解并附源码地址
《OverFeat:IntegratedRecognition,LocalizationandDetectionusingConvolutionalNetworks》OverFeat:用
卷积网络
同时进行图像识别
Snu77
·
2023-10-14 02:46
目标检测专栏
目标检测
深度学习
人工智能
FPGA入门——1位全加器设计
文章目录一、认识全加器二、采用原理图输入完成1位全加器的设计（一）半加器的原理图输入（二）全加器的原理图输入三、采用
Verilog
编程完成1位全加器的设计一、认识全加器全加器是用门电路实现两个二进制相加并求出和的组合线路
lovely@
·
2023-10-13 22:33
嵌入式系统应用开发
FPGA
Quartus-II实现D触发器的三种方式
文章目录一、认识D触发器二、在Quartus-II中自己用门电路设计一个D触发器及仿真三、在Quartus-II中直接调用一个D触发器及仿真四、在Quartus-II中用
Verilog
语言写一个D触发器及仿真五
lovely@
·
2023-10-13 22:33
嵌入式系统应用开发
FPGA
基于
Verilog
HDL的学号显示
基于
Verilog
HDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：
Verilog
HDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照
C_xiaoyaodong
·
2023-10-13 18:09
fpga
verilog
状态机
Vivado 生成edif的方法
3.生成空壳引脚描述文件write_
verilog
-modesynth_stub路径/文件名.
薛定谔的bug~
·
2023-10-13 15:33
vivado
FPGA
fpga开发
94%预测准确率！手把手搭建CNN-AlexNet卷积神经网络框架
前言：本篇文章是
卷积网络
的搭建，若不太理解CNN卷积神经网络相关概念请参考文章：【通俗理解】CNN卷积神经网络-附带场景举例一.AlexNet网络AlexNet网络结构相对简单，使用了8层卷积神经网络，
毒爪的小新
·
2023-10-13 11:46
#
DL
cnn
pytorch
人工智能
卷积神经网络
深度学习
项目实战1: TF2.0+LetNet-5构建Fasion MNSIT分类器
目录一、前言1.1FasionMNSIT数据集介绍1.2LetNet-5简介二、TF2.0构建LetNet
卷积网络
实现FasionMNSIT分类2.1数据读取2.2构建LetNet-5网络结构2.3训练
xping_zhou
·
2023-10-13 10:01
深度学习tensorflow
tensorflow2.0
LetNet-5
Fasion
mnsit
深度学习分类器
VHDL和
Verilog
中数组定义、初始化、赋值方法
0.前言VHDL和
Verilog
数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，文中包含了源代码和modelsim仿真，供大家参考学习。
一只迷茫的小狗
·
2023-10-13 07:08
verilog
FPGA
fpga开发
System
verilog
出现的cannot assign to memory或者cannot assign a packed type to an unpacked type
检查被赋值的reg、logic变量是如何被声明的，是不是把[m:n]给放错位置了，仔细思索是应该声明成向量还是数组，[m:n]是放到变量名前还是变量名后即可。有时候我们在给某个reg、logic变量赋值的时候，会出现如下提示：Error:cannotassigntomemoryError:cannotassignapackedtypetoanunpackedtype仔细检查后，发现是在声明reg、
一只迷茫的小狗
·
2023-10-13 07:37
Systemverilog
fpga开发
System
Verilog
Assertions应用指南 第一章
1.1什么是断言断言是设计的属性的描述。●如果一个在模拟中被检查的属性(property)不像我们期望的那样表现,那么这个断言失败。●如果一个被禁止在设计中出现的属性在模拟过程中发生,那么这个断言失败。一系列的属性可以从设计的功能描述中推知,并且被转换成断言。这些断言能在功能的模拟中不断地被监视。使用形式验证技术,相同的断言能被重用来验证设计。断言,又被称为监视器或者检验器,已经被用作一种调试技术
一只迷茫的小狗
·
2023-10-13 07:04
Systemverilog
fpga开发
FPGA面试题（6）
一.
Verilog
中什么情况会产生锁存器？组合逻辑中：case语句分支不完整；case语句中没有default组合逻辑中：always语句中用if但没有else二.FPGA和C语言有什么联系？
Álegg xy.
·
2023-10-13 03:40
FPGA面试题
fpga开发
数字IC题目收集
myhhhhhhhh的博客-CSDN博客数字IC笔试_狗哥天下第一的博客-CSDN博客数字IC笔试题集锦_爱吃蛋挞的Dolly的博客-CSDN博客IC笔试_acmgotoac的博客-CSDN博客System
Verilog
weixin_52831848
·
2023-10-13 03:02
fpga开发
面试
IC手撕代码--数字电子时钟设计
一、题目描述基于f=100Hz的Clock设计一个数字时钟，用
Verilog
实现，产生时、分、秒的计时。分析：前提，首先将100hz倍频为1hz的时钟，这样一拍就是1s了。
上园村蜻蜓队长
·
2023-10-13 03:56
数字IC面试
面试
fpga开发
数字前端设计
数字IC
FPGA/数字IC实用笔试面试刷题汇总
（1）HDLBits：
Verilog
基础题比较多，题量大，波形对比比较好用，全部是
Verilog
编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki
DengFengLai123
·
2023-10-13 03:54
2023届秋招
fpga
芯片
面试
数字IC
FPGA数字IC的
Verilog
刷题解析基础版03——奇偶校验（奇偶检测）
1.题目用
verilog
实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。
DengFengLai123
·
2023-10-13 03:54
2023届秋招
Verilog
fpga开发
芯片
面试
笔试面试
verilog
【
verilog
学习23】HDLBits：Circuits_Sequential Logic_Finite State Machines
【HDLBits】Circuits_SequentialLogic_FiniteStateMachinesIFSM1(asynchronousreset)(Fsm1)1.代码编写2.提交结果3.题目分析IIFSM1(synchronousreset)(Fsm1s)1.代码编写2.提交结果3.题目分析IIIFSM2(asynchronousreset)(Fsm2)1.代码编写2.提交结果3.题目分析
ss_sookie
·
2023-10-13 01:51
学习
fpga开发
HDLBits：在线学习
Verilog
（二十六 · 127-130)
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2023-10-13 01:20
状态机
人工智能
编程语言
xhtml
ai
Verilog
HDLbits:Lemmings3（Moore型有限元状态机）
题目Inadditiontowalkingleftandright,Lemmingswillfall(andpresumablygo“aaah!”)ifthegrounddisappearsunderneaththem.Inadditiontowalkingleftandrightandchangingdirectionwhenbumped,whenground=0,theLemmingwillf
fanyuandrj
·
2023-10-13 01:18
HDLbits
fpga
verilog
Verilog
HDLbits:Lemmings4（Moore型有限元状态机）
题目AlthoughLemmingscanwalk,fall,anddig,Lemmingsaren’tinvulnerable.IfaLemmingfallsfortoolongthenhitstheground,itcansplatter.Inparticular,ifaLemmingfallsformorethan20clockcyclesthenhitstheground,itwillsp
fanyuandrj
·
2023-10-13 01:18
HDLbits
fpga
verilog
简易DDS信号发生器记录
简易DDS信号发生器学习资料：野火升腾Pro《FPGA
Verilog
开发实战指南——基于XilinxArtix7》2021.11.161.理论知识DDS是直接数字式频率合成器（DirectDigitalSynthesizer
yan__sha
·
2023-10-12 22:17
FPGA学习笔记
fpga开发
机器学习-深度学习常见的数据集
最早的深度
卷积网络
LeNet便
无敌阿强
·
2023-10-12 21:59
深度学习
Study
机器学习数据集
异步FIFO——结构、
Verilog
代码实现与仿真
1.FIFO简介 FIFO（FirstInFirstOut）是一种先进先出的数据缓冲器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常方便。但缺点是只能顺序写入数据、顺序读出数据，其数据地址由内部读写指针自动加1完成，不能像普通地址线那样自动寻址。用途1：\color{gold}{用途1：}用途1： 异步时钟之间的接口电路（在现代集成电路芯片中，随着设计规模的不断扩大，系统中往往含
wulsong
·
2023-10-12 13:42
IC_basic
verilog
Verilog
功能模块——标准FIFO转FWFT FIFO
前言在使用FIFOIP核时，我更喜欢使用FWFT(FirstWordFirstThrough)FIFO而非标准FIFO，FWFTFIFO的数据会预先加载到dout端口，当empty为低时数据就已经有效了，而rd_en信号是指示此FIFO更新下一个数据，这种FWFTFIFO的读取延时是0。无需关心读延时使得读端口的控制变得非常简单，所以，我自编的一些模块均使用了FWFTFIFO的读端口作为接口。但是
徐晓康的博客
·
2023-10-12 13:08
Verilog
Verilog
FPGA
功能模块
FIFO
标准FIFO
异步FIFO
本文参考：面试——异步FIFO详解关于异步FIFO设计，这7点你必须要搞清楚【CDC系列】跨时钟域处理（一）同步器02【
Verilog
实战】异步FIFO设计（附源码RTL/TB）1、异步FIFO简介
PINKPIG2567
·
2023-10-12 13:59
Verilog实战练习
verilog
异步FIFO
数字IC笔面常考，跨时钟域神器。——异步FIFO（简介及手撕代码）
异步FIFO写在前面的话异步FIFO相关知识点FIFO简介FIFO结构应用场景（来源小梅哥《FPGA系统设计与验证实战指南》章节4.4）相关参数异步FIFO内部组成异步FIFO的
Verilog
代码（强烈建议手敲
IC_Brother
·
2023-10-12 13:28
数字IC设计
fpga开发
Verilog
功能模块——异步FIFO
前言FIFO的功能FIFO在FPGA中应用很多，它主要有以下功能：数据缓存，很多时候数据发送速度和数据接收速度并不实时匹配，而在其中插入一个FIFO，来临时存储数据，就能平衡发送和接收速度组合与分解数据，FIFO的写入数据位宽和读出数据位宽可以不一致，例如可以16bit写入，8bit读出或者反过来，这就为组合与分解数据提供了方便跨时钟域传输数据，这是异步FIFO才有的功能，异步FIFO的读写时钟可
徐晓康的博客
·
2023-10-12 13:24
Verilog
Verilog
功能模块
异步FIFO
同步FIFO
格雷码
交通物流模型 | 基于自适应图
卷积网络
的轨道交通短时客流预测
多条线路的纵横交错使得站点间呈拓扑分布，传统的图
卷积网络
是基于先验知识生成的邻接矩阵实现的，无法反映站点之间的实际空间依赖性。
算法如诗
·
2023-10-12 07:03
交通物流模型（TLM）
交通物流
网络
FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置
系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）
Verilog
语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记（四
贾saisai
·
2023-10-12 06:12
FPGA学习
fpga开发
学习
stm32
深度学习自学笔记十四：图像分割的简单网络介绍
1.FCN（FullyConvolutionalNetwork）:简介：FCN是一种全
卷积网络
，最早用于语义分割。它通过将传统的全连接层替换为全卷积层，允许输入图像可以是任意尺寸。
ironmao
·
2023-10-12 05:15
深度学习
笔记
人工智能
深度学习自学笔记十一：卷积神经网络
目录一、卷积神经网络在计算机视觉介绍和应用二：边缘检测内容和示例、填充1、边缘检测内容和示例2、填充三、卷积步长、三维卷积、单层
卷积网络
1、卷积步长2、三维卷积3、单层
卷积网络
四、池化层一、卷积神经网络在计算机视觉介绍和应用卷积神经网络
ironmao
·
2023-10-12 05:45
深度学习
笔记
cnn
谈一谈System
Verilog
的randomize
提到systerm
verilog
，最常接触的就是随机，与随机紧密相关的函数就是randomize，但是实际上我们又对randomize知道多少呢？本章节我们就梳理一下randomize()的坑。
li_li_li_1202
·
2023-10-11 14:00
# 02 初识
Verilog
HDL
02初识
Verilog
HDL对于
Verilog
的语言的学习，我认为没必要一开始就从头到尾认真的学习这个语言，把这个语言所有细节都搞清楚也不现实，我们能够看懂当前FPGA的代码的程度就可以了，随着学习FPGA
おもいね
·
2023-10-11 09:49
fpga开发
02 认识
Verilog
HDL
02认识
Verilog
HDL对于
Verilog
的语言的学习，我认为没必要一开始就从头到尾认真的学习这个语言，把这个语言所有细节都搞清楚也不现实，我们能够看懂当前FPGA的代码的程度就可以了，随着学习FPGA
おもいね
·
2023-10-11 09:45
FPGA
FPGA
verilog
练习：hdlbits网站上的做题笔记（5）
前言之前的文章《如何学习
verilog
，如何快速入门？》中提到了
verilog
学习，推荐了一个可以练习的网站：hdlbits网站，那自己也玩玩这个网站。
杰之行
·
2023-10-11 01:17
verilog
verilog
如何加快香山处理器Chisel-＞
Verilog
编译速度
===========================================graalvminstallation===========================================更换JVM。我们推荐使用GraalVM代替OpenJDK。使用GraalVM免费版作为JVM编译香山比OpenJDK快10%-20%。----------------------------
前滩西岸
·
2023-10-11 00:11
verilator
ubuntu
chisel
risc-v
FPGA
Verilog
HDL语言 数字钟 按键消抖
1.描述一个简单的基于FPGA的数字钟，语言用的是
Verilog
HDL，可以实现以下功能：1.数码管显示0-59（秒表）2.数码管显示：时-分-秒3.数码管显示时分秒并且可以设置时间（小时和分钟）4.在
黑不溜秋吓死你
·
2023-10-10 21:10
#
FPGA
CY7C68013与FPGA接口的
Verilog
_HDL实现
USB(通用串行总线)是英特尔、微软、IBM、康柏等公司1994年联合制定的一种通用串行总线规范，它解决了与网络通信问题，而且端口扩展性能好、容易使用。最新的USB2.0支持3种速率：低速1.5Mbit/s，全速12Mbit/s，高速480Mbit/s。这3种速率可以满足目前大部分外设接口的需要。本文介绍了目前使用较多的USB2.0控制器CY7C68013芯片与FPGA(现场可编程门阵列)芯片接口
fpga和matlab
·
2023-10-10 14:40
FPGA
板块10:FPGA接口开发
CY7C68013
FPGA接口
CY7C68013与FPGA接口的
Verilog
USB(通用串行总线)是英特尔、微软、IBM、康柏等公司1994年联合制定的一种通用串行总线规范，它解决了与网络通信问题，而且端口扩展性能好、容易使用。最新的USB2.0支持3种速率：低速1.5Mbit/s，全速12Mbit/s，高速480Mbit/s。这3种速率可以满足目前大部分外设接口的需要。本文介绍了目前使用较多的USB2.0控制器CY7C68013芯片与FPGA(现场可编程门阵列)芯片接口
fpga和matlab
·
2023-10-10 14:10
FPGA
板块10:FPGA接口开发
紫光同创FPGA纯
verilog
代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套PDS工程源码
目录1、前言免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案推荐紫光同创FPGA图像采集方案推荐XilinxFPGA图像缩放方案推荐3、设计思路框架为什么选择OV7725摄像头？视频源选择OV7725摄像头配置及采集动态彩条缓冲FIFO图像缩放模块详解设计框图代码框图2种插值算法的整合与选择HDMA图像缓存输入输出视频HDMA缓冲FIFOHDMA控制模块VGA时序和HDMI输出4、viva
9527华安
·
2023-10-10 11:28
FPGA图像缩放
菜鸟FPGA图像处理专题
fpga开发
算法
紫光同创
图像缩放
PDS
verilog
紫光同创FPGA纯
verilog
代码实现视频拼接，提供PDS工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我已有的FPGA视频拼接叠加融合方案推荐我已有的紫光同创FPGA图像采集方案推荐我已有的紫光同创FPGA图像缩放方案推荐3、设计思路框架为什么选择OV5640摄像头？视频源选择OV5640摄像头配置及采集动态彩条HDMA图像缓存输入输出视频HDMA缓冲FIFOHDMA控制模块HDMI输出4、PDS工程详解5、上板调试验证并演示准备工作静态演示动态演示6、福利：工
9527华安
·
2023-10-10 11:28
FPGA视频拼接叠加融合
菜鸟FPGA图像处理专题
fpga开发
紫光同创
视频拼接
OV5640
图像处理
FPGA实现HDMI输入转SDI视频输出，提供4套工程源码和技术支持
目录1、前言免责声明2、我目前已有的SDI编解码方案3、设计思路框架核模块解析设计框图IT6802解码芯片配置及采集ADV7611解码芯片配置及采集silicon9011解码芯片配置及采集纯
verilog
9527华安
·
2023-10-10 11:27
FPGA编解码SDI视频专题
菜鸟FPGA图像处理专题
fpga开发
音视频
SDI
HDMI
GTX
北邮22级信通院数电：
Verilog
-FPGA（4）第三周实验：按键消抖、呼吸灯、流水灯 操作流程&&注意事项
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.注意事项二.按键消抖2.1LED_debounce代码2.2debounce.v代码2.3管脚分配三.流水灯3.1LED_flash.v代码3.2divide.v代码3.3decode38.v代码3.4
青山入墨雨如画
·
2023-10-10 10:09
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（5）第四第五周实验 密码保险箱的设计
代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.密码箱的功能和安全性显示：输入部分：确认键：复位键：输出部分：二.
verilog
青山入墨雨如画
·
2023-10-10 10:08
北邮22级信通院数电实验
fpga开发
system
Verilog
——线程控制
什么是线程在SV中，可以认为线程即独立运行的程序。线程需要被触发，可以结束或者不结束。举例：在硬件module中的initial和always，都可以看做独立的线程，它们会在仿真0时刻开始，而选择结束或者不结束。硬件模型的线程的特点硬件模型中由于都是always语句块，所以可以看成是多个独立运行的线程，而这些线程会一直占用仿真资源，因为它们并不会结束。验证环境中线程的特点initial语句中例化的
凡先森～
·
2023-10-10 08:33
fpga开发
SV--线程（一）
1线程的使用1.1程序和模块•module(模块）作为SV从
Verilog
继承过来的概念，自然地保持了它的特点除了作为RTL模型的外壳包装和实现硬件行为，在更高层的集成层面，模块之间也需要通信和同步。
创芯人-- Fly
·
2023-10-10 08:31
SV
SV
System
Verilog
【SV_线程】
线程相比
Verilog
，SV引入了两种新的创建线程的方法——使用fork...join_none和fork...join_any语句，三者对比如下图所示①fork...join:父线程被阻塞，直到这个分支产生的所有子线程完成才继续执行父线程
日拱半卒
·
2023-10-10 08:01
#
基础知识
fpga开发
SV中，fork-join，fork-join_any、fork-join_none的理解
forkjoinnone的坑1.回忆下fork-join_none2.fork-join_none翻车现场3.再认识下for循环4.怎么防止它的翻车disablefork用法forkjoin的用法我们早在学习
Verilog
簡時光℃
·
2023-10-10 08:01
SV知识点
SV基础知识5---线程与线程间的通信
verilog
中对initial语句块主要有两种分组方式：begin...end:中的语
持续学习_ing
·
2023-10-10 08:25
systemverilog
多线程
systemverilog
fork join、fork join_any、fork join_none的区别
在
Verilog
中我们对线程（即独立运行的程序，分为父线程和子线程）的使用有：1、begin--end块（顺序执行）2、fork----join块（并行执行）而在SV中又增加了两种新的创建线程的方法：1
糖葫芦酸
·
2023-10-10 08:54
前端
[System
Verilog
] fork join_none
SV中用的比较多的是fork…join_none,以及disablefork,waitfork;其中，wait_fork会阻止当前线程，直到所有子线程完成；disablefork会killdisablefork所在的当前线程以及所有子线程；具体可看文章disablelabelanddisableforkTheparentprocesscontinuestoexecuteconcurrentlywi
lbt_dvshare
·
2023-10-10 08:54
SV
上一页
28
29
30
31
32
33
34
35
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他