FPGA学习日志第18页

【FPGA】分享一些FPGA数字信号处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2024-01-09 00:32

【FPGA】分享一些FPGA入门学习的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2024-01-09 00:02

【INTEL（ALTERA）】将 PHY Lite 用于并行接口Intel Agilex7 FPGA IP 时，为何无法对 PLL 进行实例化？

说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题，在将PHYLite用于并行接口IntelAgilex®7FPGAIP时，无法在顶部子组上对锁相环（PLL）进行实例化

神仙约架·2024-01-09 00:02

FPGA 静态时序分析与约束（1）

静态时序分析与约束中的概念项目总结时序分析与约束的意义FPGA内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者

朽月·2024-01-08 23:05

FPGA系列6——时序分析（周期约束）

create_clock-name-period-waveform{}[get_ports]参数含义-name时钟名称-period时钟周期，单位为ns-waveform波形参数，第一个参数为时钟的第一个上升沿时刻，第二个参数为时钟的第一个下降沿时刻-add在同一时刻源上定义多个时钟时使用#DefinetheclocksfortheGTXblockscreate_clock-namegt0_txu

通信牛肉干·2024-01-08 23:33

FPGA——静态时序分析（STA）

FPGA时序分析与时序约束什么是静态时序分析（STA）首先，静态时序分析分析是基于同步电路设计模型的。

Halo_zjq·2024-01-08 23:03

FPGA——时序分析与约束

FPGA时序分析与约束FPGA结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系

云影点灯大师·2024-01-08 23:01

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL

不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:48

【崔律·销售答疑课·学习日志】

【崔律·销售答疑课·学习日志】这是2019年4月4日“崔律精时力”课之“销售·答疑课”的学习日志。1.我今天的收获：2.我今后的行动计划：3.我的疑问(周六答疑)：4.其他想说的话(如有)：

范丹燕·2024-01-08 14:40

FPGA之ZYNQ SOC设计---BOOT.bin制作

ZYNQSOC设计---BOOT.bin制作1.固化的流程2.固化准备2.BOOT.bin制作过程更多内容，请关注微信公众号“FPGA科技室”以前工程都是通过JTAG先下载bit流文件，再下载elf文件

科研的小萌娃·2024-01-08 14:58

米联客 ZYNQ/SOC精品教程 S01-CH05 FPGA程序的固化和下载

5.1概述在前面一节做了流水灯实验，但是对于FPGAbit程序断电后就丢失了，所以本课讲解把上一课的流水灯程序可以实现固化到FLASH或者SD卡的方法。

米联客(milianke)·2024-01-08 13:27

FPGA——VIVADO生成固化文件，掉电不丢失

VIVADO生成固化文件(1)加入代码(2)生成bin文件，并且下载(1)加入代码设计文件(.xdc)中加入这段代码:set_propertyCFGBVSVCCO[current_design]set_propertyCONFIG_VOLTAGE3.3[current_design]set_propertyBITSTREAM.GENERAL.COMPRESStrue[current_design]

云影点灯大师·2024-01-08 13:53

学习日志-1.3 感恩冥想：魔力关系-20220427

【精时力冥想日志】本训练营：战役公益感恩冥想今日主题：魔力关系学习日期：2022/04/271、[我学]今日冥想中的收获:1.1冥想评估今天的走神频次好像比昨天低了一些，至少从1数到10的练习中还能往后推进了。1.2冥想记录今天是魔力关系的冥想练习。1）感谢未来的伴侣。①谢谢你用心为我烹调美味的饭菜，帮我养成了健康均衡的饮食习惯，变得更健康、更加精力充沛。②谢谢你陪我去徒步，带我去国内外旅行，带我

幻雪美美哒·2024-01-08 13:44

2021年1月2日

【精时力学习日志】本训练营：100天精时力训练营（2020年版）今日主题：5-1[早晨]不流汗的晨炼学习日期：2020年10月19日【2021年1月2日】1、[进步]我今天在课程中的收获：❤️【温故】✨

b2633446e42e·2024-01-08 12:11

2020-06-02

【精时力学习日志·可爱版】本训练营：阅读营·关系力学习书籍：《人性的弱点》学习日期：2020年6月2日学习主题：1-2永远别说“你错了”1[我学]在课程中的收获：（一）课前导入——太可爱！

一节木頭·2024-01-08 12:12

FPGA 设计篇（06-01）FPGA 芯片架构

芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构新芯设计：专注，积累，探索，挑战文章目录芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构引言一、输入和输出块（IOB

新芯设计·2024-01-08 12:43

2020-04-17

4.17日学习日志1.重叠距离：为了保证加工完整，一般都要指定重叠距离1mm2.起点有效距离:多个起点时采用范围内的近点3.区域起点:只是从指点附近下刀4.预钻孔点:刀具一定会从指点下刀开放区域使用预钻孔点后自动被识别为封闭区域

王冰1·2024-01-08 11:50

第一章体验 ARM，裸机输出“Hello World”

开发平台Vitis应用教程》学习第一章体验ARM，裸机输出“HelloWorld”文章目录《ZYNQMPSoC开发平台Vitis应用教程》学习准备批处理下载QSPIFlash批处理建立Vitis工程硬件介绍FPGA

weixin_45090728·2024-01-08 10:24

学习日志-2.4 PDCA复盘工具(上)-20210916

【精时力学习日志】本训练营：2021年100天精时力营·加法今日主题：2-4PDCA复盘工具(上)学习日期：2021年9月16日1、[我记]我学(客观)+我思(主观)+正反栗子+下一步行动：1.1检视自己的小睡

幻雪美美哒·2024-01-08 07:19

【【RTC实时时钟实验 -- 在HDMI上显示-FPGA 小实验】】

RTC实时时钟实验–在HDMI上显示top.vmoduleRTS_TOP#(parameterTIME_INIT=48'h24_01_06_11_08_00,parameterWAIT_TIME=13'd8000,parameterSLAVE_ADDR=7'b1010001,//E2PROM浠庢満鍦板潃parameterCLK_FREQ=26'd50_000_000,//50MHz鐨勬椂閽熼锟�

ZxsLoves·2024-01-08 07:07

【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化

在FPGA中，大规模数据的存储常常会用到DDR。

wjh776a68·2024-01-08 07:34

基于实时Linux+FPGA实现NI CompactRIO系统详解

实时处理器提供可靠，可预测的行为，而FPGA在需要高速逻辑和精确定时的较小任务上表现出色。灵活的开发选项使用LabVIEW以及实时模块和FPGA模块，提取低级代码并使用工具

深圳信迈科技DSP+ARM+FPGA·2024-01-08 07:04

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）文章目录目前情况颓废时期项目时期第一次写单片机代码第一次接触计算机视觉第一次接触Linux驱动开发第一次接触FPGA

网易独家音乐人Mike Zhou·2024-01-08 04:26

高级表达力1-5 提出请求

【精时力学习日志】本训练营：阅读营·高级表达力今日书籍：《非暴力沟通》今日主题：1-5提出请求学习日期：2020年8月21日1、[我学]今天在课程中的收获：后续昨天提到的习惯力小组，和泊漪小小成功组团，

逯晓风·2024-01-08 03:57

1-1开营

【精时力学习日志】本训练营：阅读营·高级表达力今日书籍：《非暴力沟通》今日主题：1-1开营学习日期：2020年8月17日1.

孔雀勇士·2024-01-08 02:07

浅谈Verilog代码的执行顺序

而组合逻辑电路和时序逻辑在FPGA中并行执行这是毋庸置疑的

STATEABC·2024-01-07 21:39

FPGA实现电机位置环、速度环双闭环PID控制

一、设计思路主要设计思路就是根据之前写的一篇FPGA实现电机转速PID控制，前面已经实现了位置环的控制，思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。

STATEABC·2024-01-07 21:09

FPGA时序分析与时序约束(三)——I/O接口约束

为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端，其时钟源可以是时钟输入管脚，也可以是虚拟时钟。一、输入接口约束set_input_delay-clock-reference_pin-clock_fall-rese-max-a

STATEABC·2024-01-07 21:36

【知己成长营学习日志】春节共读DAY4

本训练营：《目标感》共读营今日主题：第四章对有高度目标感者的深入访谈学习日期：2021.2.16今日作业：1、本章内容最感触你的是哪个内容？结合自身案例阐述为什么家庭中要培养孩子的目标感，为孩子提供一个终身追求的方向3、简述今日共读收获培养孩子，也要有核心价值观的引领：影响，勇气。成长。赋能。升级。自尊，还有远见。4、你对今日共读中哪个内容感兴趣？准备如何运用到自己的生活中？价值观啊价值观，是个宝

梅_1034·2024-01-07 17:27

【FPGA基础篇】Xilinx FIFO详细解析

StandardReadFirst-WordFall-Through同时读写时序分析握手信号ProgrammableFlagsDataCountsNon-symmetricAspectRatiosFIFO作为FPGA

mrVillain·2024-01-07 13:48

【Xilinx FPGA】异步 FIFO 的复位

FIFO（First-In-First_Out，先入先出）是一种的存储器类型，在FPGA开发中通常用于数据缓存、位宽转换或者跨时钟域（多bit数据流）。

洋洋Young·2024-01-07 13:46

【100天崔律阅读营·Day82-12.6日志】

【100天崔律阅读营·Day82-12.6日志】这是2019年7月13日“100天崔律阅读营”之“整理术《断舍离》”的学习日志。

于小勇呀·2024-01-07 12:59

【知己成长营学习日志】春节共读DAY4

日志内容：本训练营：《目标感》共读营今日主题：第四章对有高度目标感者的深入访谈学习日期：2021.2.16今日作业：1、本章内容最感触你的是哪个内容？结合自身案例阐述为什么家庭中要培养孩子的目标感，为孩子提供一个终身追求的方向孩子的日常行为和追求的目标，是父母老师赋予的，还是自己想要去实现的？比如说考高分，认真写作业。很多小朋友觉得听话就是好孩子，这个观点却让作为妈妈的我感到担心。所以我需要一种方

贝壳上的月光·2024-01-07 11:36

弯柳树网络学习班心得

8组9号楼燕2月16日学习心得～学贵力行，一门深入【今日学习日志】1，立志：志不立，无以成大事；2，力行：学一句、做一句；3，次序：圣贤，中华文化是根，传承；4.一门深入长时熏习。

cacbdd214c37·2024-01-07 10:39

学习日志-时间记录营2.1 计时-20200420

【精时力学习日志】本训练营：时间记录营今日主题：2-1计时学习日期：2020年4月20日1.

幻雪美美哒·2024-01-07 07:51

通用异构参数服务器技术

这种设计需要能够适应不同的计算环境和任务需求，包括CPU、GPU、FPGA等不同的计算资源。为了实现这一目标，参数服务器采用了层次化的架构设计，包括数据层、计算层、通信层和应用层。

道亦无名·2024-01-07 02:32

基于FPGA的可编程AES加解密IP

ProgrammableAESEncryption/DecryptionIP可编程AES加解密IP可编程AES加解密IP提供了加解密算法功能，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)：FIPSPUB197。结合FIPS197分组加密算法，可编程AES加解密IP具备5种加密模式：ECB，CBC，CFB，OFB，CTR，全部支持加密和解密功能，兼容美国国家标准与技术研究院（

FPGA IP·2024-01-07 00:43

基于LZO的高性能无损数据压缩IP

LZOAccel-CLZODataCompressionCore/无损数据压缩IPCoreLZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO2.10标准。

FPGA IP·2024-01-07 00:12

基于FPGA的高性能MD5加密IP

MD5EncryptionIPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长度值的添加，计算结果是产生128-bit的消息摘要。Core采用AMBAAXI4-Stream数据接口，非常易于被使用和集成。Core可以脱机、独立运行，释放CPU的数据加密密集

FPGA IP·2024-01-07 00:12

基于FPGA的SATA 3.0 Host 控制器

SATAHostCore可以集成到FPGA中，兼容SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）工业级接口标准，为SATA设备提供一种高效且易于使用的接口

FPGA IP·2024-01-07 00:42

Vivado IP核之浮点数乘除法 Floating-point

目录前言一、浮点数乘除法示例二、Floating-pointIP核配置步骤1.乘法器配置2.除法器配置三、仿真1.顶层代码2.仿真代码四、仿真结果分析总结前言随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA

迎风打盹儿·2024-01-06 19:14

学习日志-4.1 精力是一切-20190325

【向成功人士学精时力课·第4.1讲学习日志】这是2019年3月25日“崔律精时力之成功人士精时力”系列课第4.1讲（精力是一切）的学习日志。

幻雪美美哒·2024-01-06 19:30

3-6结营

【精时力学习日志】本训练营：2021年100天精时力营·乘法今日主题：3-6结营学习日期：2021年11月27日1、[我记]我学(客观)+我思(主观)+正反栗子+行动：1.1践行冥想与好消息【我学】感恩虫儿飞非常详细的记录了崔律讲冥想改写日清单

孔雀勇士·2024-01-06 18:25

FPGA-VHDL-竞赛抢答器设计（平台实现）-2023

题目四：竞赛抢答器设计（平台实现）★抢答器的输入路数为8路；(8位二进制输入)当主持人宣布开始（拨下A7键时为有效），抢答时当某一方先按下按键，其他键则失效；用一个数码管显示抢中的路编号，并开始进行60秒倒计时（用两个数码管显示），时间到用一指示灯进行闪烁提示；A7键回位后，进行下一轮抢答。重要的事情说三遍：可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的

-芒果酱-·2024-01-06 16:59

【周总结】富兰克林品德践行群第七期第12周 -15号

【百日目标】：1、崔律的100天精时力训练营学习日志打卡100天。2、午餐便当制作50天。【品德践行】：品德践行：坚毅（行动）：一旦决定做一件事，就马上义无反顾的去做。

水磨雪·2024-01-06 12:38

【LabVIEW FPGA入门】创建第一个LabVIEW FPGA程序

本教程仅以compactRIO（FPGA-RT）举例1.系统配置1.1软件安装FPGA-RT1.LabVIEWDevelopmentSystem(FullorProfessional)2.LabVIEWReal-TimeModule3

東方神山·2024-01-06 11:51

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前言一个项目中使用了赛灵思的FPGA,需要fpga这边和arm这边进行数据通讯,通讯方式使用的是一段fpga和arm共享的ddr内存,把这块内存做了一个fifo,并通过中断出发,我在arm这边实现一个驱动来接收处理中断

zhangbin-eos·2024-01-06 11:20

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