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VHDL
FPGA原语之IDDR/ODDR
IDDR/ODDR1.IDDRIDDR的
VHDL
例化如下。
harvest_wang
·
2020-09-17 04:18
FPGA开发
Modelsim仿真查看内部信号
Quartus中，选择Assignments->Settings，然后再弹出的对话框左侧选择EDAToolSettings->simulation，可以进行仿真的配置，如Toolname,Format(
VHDL
XianruDu
·
2020-09-17 03:49
FPGA
VGA信号详解（
VHDL
版）
文章目录1.原理简述2.接口示意3.时序标准3.1.基本时序说明3.2.地址码线说明4.硬件连接5.示例代码及上机验证6.注意事项1.原理简述VGA即视频图形阵列（VideoGraphicsArray），是一种使用模拟信号的视频图像显示标准，最初是为CRT显示器而设计。CRT显示器，又称阴极射线显像管，主要由五部分组成：电子枪、偏转线圈、荫罩、高压石墨电极、荧光粉涂层及玻璃外壳。工作原理如下：显像
大脑斧与小福泥
·
2020-09-16 21:41
Xilinx
FPGA
fpga
vhdl
FPGA实现VGA显示图像（
VHDL
版）
一、VGA工作流程常见的彩色显示器，一般由CRT（阴极射线管）构成，彩色是由R、G、B（红、绿、蓝）三基色组成，CRT用逐行扫描或者隔行扫描的方式实现图像显示，由VGA控制模块产生的水平同步信号和垂直同步信号控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生R、G、B三基色，合成一个彩色像素。扫描从屏幕的左上方开始，由左至右，由上至下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位
我姓刘呀
·
2020-09-16 20:46
vhdl
fpga
视频图像传输与显示(5)——视频图像阵列VGA及其时序的
VHDL
实现
视频图像阵列VGA及其时序的
VHDL
实现1.VGA概念VGA(VideoGraphicsArray，视频图形阵列)是IBM在1987年随PS/2一起推出的使用模拟信号的一种视频传输标准，在当时具有分辨率高
hit_wzj
·
2020-09-16 20:27
视频图像处理
第四章 运算操作符和属性
VHDL
语法基础的学习令人感到枯燥乏味，但是只有在对数据类型、运算操作符及其属性有了深刻的理解之后，才有可能写出高质量和高效率的代码。
齊天½
·
2020-09-16 07:43
VHDL
VHDL
语言中方向字buffer与inout有什么异同
inout双向，信号经端口流入和流出实体，内部可使用和更改端口信号buffer输出方向，信号经端口流出实体，内部可使用和更改端口信号inout与buffer均可用于建模一个双向端口，二者的差别在于允许连接到端口引脚上的驱动信号的个数和对信号的决断方式不同。inout允许接多个驱动信号，但buffer仅允许连接单个驱动信号，并且要求连接的信号也使用方向字buffer来规定端口的数据流向。INOUT为
用心倾听
·
2020-09-16 07:14
C++
HDL为什么要有可综合和不可综合两种代码
VerilogHDL和
VHDL
相比有很多优点，有C语言基础的话很容易上手。
奥利奥冰茶
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2020-09-15 11:06
FPGA
嵌入式
毕业之后-初入职
踏出大学的大门，我一无所知，只知道我会一点点C语言，了解一点8086内部结构，懂一点8086的汇编，还了解些
VHDL
硬件描述语言，其他的......呵呵！
H_A_R_D
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2020-09-15 07:16
MCU
单片机
毕业之后
学习
Ultraedit语法高亮显示
Ultraedit是我最喜欢用的编辑软件之一，很方便，支持语法高亮，折叠等等，编程很舒服，前段时间一直学习verilog，所以就找了verilog的高亮显示的wordfile，今天晚上用到了
vhdl
，发现没有高亮
pan_de
·
2020-09-15 01:09
实验七 状态机设计ADC0809采样控制电路
四、实验用
VHDL
设计的状态机的一般结构有以下几部分组成：1.说明部
weixin_34162629
·
2020-09-14 16:40
c/c++
doxygen入门
starting.html，它有图形界面用来编辑配置信息，在MACOS中可以直接双击图标运行步骤1：检查doxygen是否支持您的编程语言默认支持以下语言：C，C++，C＃，Objective-C，IDL，Java，
VHDL
llongint
·
2020-09-14 00:58
工具
用
vhdl
语言实现寄存器
libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiatingXilinxprimitivecompon
whywhatwhenhow
·
2020-09-13 20:41
vhdl
语言
vector
primitive
library
VHDL
同步清零、并行输出的8位逻辑左移移位寄存器
要求设计一个具有同步清零、并行输出的8位逻辑左移移位寄存器，（高位为左，低位为右，）其引脚名称和逻辑功能如下表所示。libraryieee;useieee.std_logic_1164.all;entityL_shifter8isport(clk,clr,si:instd_logic;d:bufferstd_logic_vector(7downto0);so:outstd_logic);enden
阳光大男孩!
·
2020-09-13 20:07
VHDL
有关
vhdl
的一些问题总结
最近也是刚刚接触
VHDL
，在用ise开发过程中遇到了一点些小问题，决定记下来。
继续微笑lsj
·
2020-09-13 19:15
VHDL
Verilog HDL FPGA 从入门到放弃(1)
硬件编程verilog建模一个简单的模型流水灯的实现概念介绍：软核(SoftCore)：verilog
VHDL
模型称为软核固核(FirmCore)：电路结构编码文件NetList称为固核。
sunny00544
·
2020-09-13 19:55
FPGA学习
VHDL
二选一选择器代码及其仿真代码
二选一选择器代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitytest2isPort(a,b,sel:inBIT;y:outbit);endtest2;architectureBehavioraloftest2issignalm,n:bit;beginprocess(a,b,sel)ma,b=>b,sel=>sel,y=>y);processbegins
小天_13033
·
2020-09-13 19:33
vhdl
VHDL
代码风格
现在越来越少人用
VHDL
了，不过偶尔会碰到，还是要写一下。跟《Verilog代码风格》一样，这里也给出
VHDL
的代码风格。因为
VHDL
是不区分大小写的，所以这里的端口、信号等，统一使用传统命名。
队长-Leader
·
2020-09-13 19:31
FPGA
modelsim添加库的方法
方法是：1）找到包含厂商描述库的
vhdl
(以.vhd为扩展名)文件或者verilog文件(以.v为扩展名)，打开modelsim，changediretory到安装modelsim的目录，File->new
mmxxna
·
2020-09-13 18:37
library
扩展
search
VHDL
的GENERATE语句实现四位全加器
bigoplusB\bigoplusCS=A⨁B⨁CCO=(A⋅B)+(A⋅C)+(B⋅C)CO=(A\cdotB)+(A\cdotC)+(B\cdotC)CO=(A⋅B)+(A⋅C)+(B⋅C)1位全加器
VHDL
Chenxr2932
·
2020-09-13 18:19
FPGA
fpga
vhdl
VHDL
verilog 互相调用的例子
VHDL
调用verilog：modulesync_block#(parameterINITIALISE=2'b00)(inputclk,//clocktobesync'edtoinputdata_in,
是这耀眼的瞬间
·
2020-09-13 18:48
FPGA那些事
编写TESTBENCH---测试--
VHDL
首先对TESTBENCH作一个形象一些的比喻吧，它就象是一个面包板（做过电路实验吧），他对外没有任何接口，但它要向要插在他上面的器件提供接口，这样才能正确的插入，还有它必须对插在它上面的器件提供正常的信号。当然在它上面还必须要有这个器件。这时就完成了一个TESTBENCH。应该大概明白了其中的意思了吧。好了，根据上面的比喻我们可以非常明确的知道一个TESTBENCH要写一些什么东西，首先它对外无接
sb611988
·
2020-09-13 16:58
FPGA
测试
vector
signal
library
工作
Testbench编写指南（1）基本组成与示例
下面是一个标准的HDL验证流程：TestBench可以用
VHDL
或Verilog、SystemVerilog编写，本文以VerilogHDL为例。FPGA设计必须采用
FPGADesigner
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2020-09-13 15:38
FPGA
testbench
FPGA基础知识极简教程（9）七段数码管显示的Verilog简单设计
在
VHDL
和Veril
李锐博恩
·
2020-09-13 14:36
#
数字设计基础教程
verilog
数码管
vhdl
timing requirements not met 错误 quartusII中
vhdl
timingrequirementsnotmetAssignment/timingwiardtool中设置in的时钟周期等属性即可。设置好了自己需要的参数，一直下一步下一步即可。
big pineapple
·
2020-09-13 09:36
FPGA
VHDL
中自定义类型的使用
typekey_state_enumis(row0,row1,row2,row3);--enumerationtypeofkey_statevariablekey_state:key_state_enum:=row0;如上两句语句展现了自定义类型的典型使用方法Type列举名称is(元素1，元素2....）数据类型数据名称：类型名称[：=初始值]
qq_39213713
·
2020-09-13 08:11
SystemCyu语言结构
2.模块模块声明---使用关键字SC_MODULE来声明一个模块，等效于
VHDL
的entity，如SC_MODULE(sram
macans
·
2020-09-11 19:14
《Verilog数字系统设计教程》（第4版）第1章思考题及答案
符合IEEE标准的硬件描述语言是VerilogHDL和
VHDL
两种。它们的共
Grady-Wang
·
2020-09-11 11:04
Verilog
IEEE验证相关规范
systemverilog网址：https://ieeexplore.ieee.org/document/8299595UVM网址：https://ieeexplore.ieee.org/document/7932212
VHDL
Grady-Wang
·
2020-09-11 11:03
IC验证
下学期专业教材书目
信息对抗概论信息对抗技术1贾苹赵国庆杨小牛清华大学电信网络与计算机网络数据与计算机通信（英文版）8WilliamStallings电子工业电子设备的电磁防护电磁兼容原理与技术1何为清华大学CEDA技术与
VHDL
残枫逝痕
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2020-09-11 08:12
大学
MAX31855热电偶转换器开发流程
MAX31855热电偶转换器开发流程一、准备硬件和相关知识实验连接图1.硬件：一块开发板、逻辑分析仪、热电偶（常用的K型热电偶）、杜邦线等；2.相关知识：
VHDL
基础、SPI通信；二、max31855datasheet
「已注销」
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2020-09-11 01:56
浪潮英特尔在美发布最强FPGA加速卡
传统FPGA开发采用Verilog、
VHDL
等硬件描述语言，对开发者要求较高，开发周期也较长，因此
weixin_34163553
·
2020-09-10 19:03
浪潮与英特尔在美国联合发布FPGA加速卡F10A
传统FPGA开发采用Verilog、
VHDL
等硬件描述语言，对开发者要求较高，开发周期也较长，因此在高性能计算应用受到限制。
weixin_33727510
·
2020-09-10 19:10
基于FPGA的USB接口控制器设计（
VHDL
）（中）
今天给大侠带来基于FPGA的USB接口控制器设计（
VHDL
），由于篇幅较长，分三篇。今天带来第二篇，中篇，USB通信原理、USB系统开发以及设计实例。话不多说，上货。
FPGA技术江湖
·
2020-09-10 16:23
FPGA项目开发经验分享
基于FPGA的USB接口控制器设计（
VHDL
）（下）
今天给大侠带来基于FPGA的USB接口控制器设计（
VHDL
），由于篇幅较长，分三篇。今天带来第三篇，下篇，FPGA固件开发、USB驱动和软件开发。话不多说，上货。
FPGA技术江湖
·
2020-09-10 16:50
FPGA项目开发经验分享
fpga
use控制器设计
VHDL
基于 FPGA 的 UART 控制器设计（
VHDL
）（下）
今天给大侠带来基于FPGA的UART控制器设计（
VHDL
）（下），由于篇幅较长，分三篇。今天带来第三篇，下篇，使用FPGA实现UART。话不多说，上货。
FPGA技术江湖
·
2020-09-10 16:50
FPGA项目开发经验分享
基于FPGA的USB接口控制器设计（
VHDL
）（上）
今天给大侠带来基于FPGA的USB接口控制器设计（
VHDL
），由于篇幅较长，分三篇。今天带来第一篇，上篇，USB接口简介以及USB体系结构。话不多说，上货。
FPGA技术江湖
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2020-09-10 16:20
FPGA项目开发经验分享
FPGA
usb接口控制器
vhdl语言
VHDL
语法学习笔记：一文掌握
VHDL
语法
今天给大侠带来FPGA之
VHDL
语法学习笔记，话不多说，上货。
FPGA技术江湖
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2020-09-10 16:19
FPGA学习系列
fpga
VHDL语法
一文读懂VHDL
基于 FPGA 的 UART 控制器设计（
VHDL
）（中）
今天给大侠带来基于FPGA的UART控制器设计（
VHDL
）（中），由于篇幅较长，分三篇。今天带来第二篇，中篇，RS-232串口通信简介。话不多说，上货。
FPGA技术江湖
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2020-09-10 16:19
FPGA项目开发经验分享
Verilog HDL 语法学习笔记
关于详细的
VHDL
语法以及VerilogHDL语法可参见往期文章。
FPGA技术江湖
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2020-09-10 16:19
FPGA学习系列
fpga
verilog
HDL语法
Verilog/SystemVerilog参数化加法树
VHDL
参数化加法树是类似的，这里就不列出了。这里实现的是倒二叉树类型的加法树，纯组合逻辑，奇偶加数均支持自动生成。
Onep_dudushamoo
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2020-09-10 16:13
digital
用底层代码说话：龙芯不是“中国心”
所谓发明自己的CPU我想应该是这样：1.自己老老实实自己用
VHDL
或VERILOG写ipcore（其实ipcore几十个VHD或V文件）2.用综合器一步步综合成自己的标准单元电路3.布线制版一。
lptt
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2020-09-10 14:26
十年磨一剑，霜刃未曾试。今日把示君，谁有不平事？
*;CVIplImage*src=cvLoadImage();2009
VHDL
LIBRARYieee;USEieee.std_logic_1164
anders0821
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2020-09-10 12:24
【嵌入式】一招规范Verilog的if...else语句
在做FPGA、CPLD时可以选择
VHDL
语言和Verilog语言，刚接触FPGA开发，
VHDL
和Verilog都简单的接触学习了一下。
菜老越
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2020-08-25 16:32
嵌入式
嵌入式
verilog
FPGA设计—UVM验证篇(1) Hello world
——题外话这里就不赘述UVM为何物了，做了半年多的FPGA设计验证工作，按需求一直是用
VHDL
编写测试程序，最近看了几天UVM验证方法学的书，感觉这是一种很好的验证工具，现在开始UVM的学习，于是准备用
wyf100
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2020-08-25 00:39
FPGA开发
UVM
简单计算机系统综合设计（CPU）
基本部件数字逻辑实验中我们要求完成的有以下基本部件，使用
VHDL
源完成编程。
qnxg_wang
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2020-08-24 23:09
硬件编程VHDL
VHDL
学习之路——工具篇——modelsim-win64-10.1c的安装和基本使用
现在好多同学的操作系统都是64位的win8或者win10系统，在学习
vhdl
，安装软件时可能会遇到一些问题，下面我将介绍一些软件的安装以及基本使用的知识，希望能够帮到大家~（1）modelsim-win64
weixin_33967071
·
2020-08-24 17:10
基于FPGA的电机控制设计（PWM）
本代码有verilog和
vhdl
两个版本。同时在modelsim和vivado自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。下图为vivado中工程文件图：下图为仿真波形图：
QQ_778132974
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2020-08-24 13:42
设计专栏分享
verilong generate语句用法
而在Verilog-2001里，新增加的generate语句拓展了这种用法（其思想来源于
VHDL
语言）。
东升西落的月亮
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2020-08-23 08:43
Quartus II建立工程及其仿真
http://blog.sina.com.cn/s/blog_a36a3af00101ybpm.html本文以飞思卡尔的Cyclone系列的EP1C6Q240C8为目标芯片，以加法计数器的硬件描述语言（
VHDL
黑企鹅
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2020-08-23 06:36
硬件-协议
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