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VHDL
基于FPGA的图像处理、机器视觉
说到FPGA设计，如果大家只局限于verilog、
VHDL
这些硬件描述语言，那就太狭隘了。
silverfly727
·
2022-08-23 18:22
概述
fpga
机器视觉
图像处理
VisualApplets
视觉检测
详解FPGA实现8b10b编码原理（含
VHDL
及verilog源码）
首发自https://hifpga.com/%E9%97%AE%E9%A2%98/37599为什么要推出8b/10b编码？8b/10b最常见的是应用于光纤通讯和LVDS信号的。由于光模块光模块只能发送亮或者不亮，也就是0或者1这两种状态这种单极性码，那么这会存在一个问题，如果传输中出现较长的连0或者连1（例如111111100000000），那么接收端将没有办法正确的采样识别信号，另外还会由于单极
Shawge
·
2022-08-08 20:44
FPGA
8b10b
FPGA
verilog
vhdl
Verilog hdl与
VHDL
混用详解
Veriloghdl与
VHDL
混用详解1.概述由于在FPGA开发过程中，多人合作时可能遇到有人使用veriloghdl，有人遇到
VHDL
的情况，这就涉及到了veriloghdl与
VHDL
的相互调用。
风中月隐
·
2022-07-29 07:39
FPGA
vhdl调用verilog
verilog调用vhdl
fpga
【深入浅出玩转FPGA学习1-------基础普及】
FPGA强化学习-------基础普及初始FPGAFPGA与ASICFPGA与CPLDAltera与XilinxVerilog与
VHDL
FPGA的基本结构应用领域开发流程初始FPGA20世纪60年代中期
周猿猿
·
2022-07-11 18:50
深入浅出玩转FPGA
fpga开发
学习
计算机系统原理实验——微程序控制器
计算机系统原理实验——微程序控制器一、模拟机的操作1、程序表2、执行过程及分析3、流程图及分析4、运行结果及分析二、ROM模块设计1、
VHDL
语言设计模块：三、微程序控制器1、ROM以上部分2、ROM以下部分
Flechazo_z
·
2022-06-23 13:32
HNU计算机系统原理实验
cpu
综合——硬件描述语言
1.硬件描述语言的种类（1）
VHDL
（2）Superlog（3）Verilog（4）SystemVerilog（5）chisel（6）SystemC（高层次）感觉不应该归为HDL（7）CynlibC++
century
·
2022-06-17 00:07
基于Quartus-II的全加器设计
基于Quartus-II的全加器设计目录一、全加器1、概念简述2、真值表二、原理图与
VHDL
设计初步1、新建工程2、新建原理图文件3、将项目设为可调用的元件4、半加器仿真5、设计全加器顶层文件6、设计项目设置为顶层文件并编译仿真
小小怪༻
·
2022-06-14 18:34
嵌入式
quartus
深度学习FPGA实现基础知识19(通过文件读写方式实现Matlab和Modelsim的联合仿真)
blog.sina.com.cn/s/blog_4df28f050101jbgl.html整理来自：时间的诗写在开始总体思想是现在MATLAB中产生仿真所需要的输入信号，以十六进制形式存放在数据文件中，在modelsim中用
vhdl
Times_poem
·
2022-06-07 19:43
深度学习FPGA实现基础知识
matlab
modelsim
文件读写
联合仿真
matlab的HDLcoder,MATLAB发布新产品模块——Simulink HDL Coder_虚拟与仿真
Stateflow框图生成可综合的HDL代码SimulinkHDLCoder可以把Simulink模型和Stateflow框图生成bit-true、cycle-accurate、可综合的Verilog和
VHDL
weixin_39845406
·
2022-06-05 12:30
matlab的HDLcoder
基于fpga的直流电机
vhdl
+论文+开题报告+（csdn免费下载）
下载资料链接摘要直流电机是日常生活中常见的一种能量转换装置，它应用广泛，功能强大，在生产生活中占据着重要位置。直流电机的控制方法多种多样，控制系统的组成更是五花八门。本文将采用现场可编辑门阵列FPGA来实现对直流电机的控制，为实现电机数字控制提供一种新方法。硬件方面，我们将使用Altera公司的Cyclone中等规模FPGA芯片。论文中，我们对控制系统的硬件电路进行简单的说明，对所使用的芯片功能与
夜幕下的灯火
·
2022-05-28 18:44
FPGA项目设计
fpga
IC设计数字工程师技能必备
语言类Verilog-2001/
VHDL
SystemVerilog/SystemCMakefile/Perl/Python/ShellTcl工具类NCVeril
大吉机器人
·
2022-05-28 18:11
friendly
Verilog入门与进阶
1从
VHDL
开始我在刚开始进行FPGA开发时，使用的是
VHDL
语言，简单学习了一下语法就开始编码了，那时真是无知者无畏，因为之前有开发单片机的经历，就像写c语言一样来写
VHDL
，不太明白代码什么意思，就那么模仿着别人的代码进行开发
硬码农二毛哥
·
2022-05-25 10:20
Verilog
verilog
八位二进制乘法器
VHDL
八位二进制乘法器
VHDL
工程文件一、实验目的二、设计要求三、实验仪器与环境四、实现原理五、系统设计及仿真六、顶层设计：七、结果仿真：附录：工程文件点击下载八位二进制乘法器工程文件一、实验目的熟习QuartusⅡ
起个名咋这么难？
·
2022-05-23 21:08
EDA
vhdl
fpga
芯片
苏州科技大学计算机组成原理,苏州科技学院计算机组成原理实验报告.doc
11200135111学生姓名：李辉指导老师：黄研秋实验一实验日期：2014.6.10成绩评定：____________实验名称：运算部件实验：加减法器设计实验内容：启动QuartusII，可以采用图形化设计，也可以采用
VHDL
照赫
·
2022-05-18 19:53
苏州科技大学计算机组成原理
苏州科技计算机组成原理,苏州科技学计算机组成原理实验报告.doc
11200135111学生姓名：李辉指导老师：黄研秋实验一实验日期：2014.6.10成绩评定：____________实验名称：运算部件实验：加减法器设计实验内容：启动QuartusII，可以采用图形化设计，也可以采用
VHDL
后期小雨
·
2022-05-18 19:50
苏州科技计算机组成原理
Vivado simulation使用简介
基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持
VHDL
、Verilog、SystemVerilog和混合语言仿真。
541板哥
·
2022-05-05 07:23
Vivado
verilog
南京邮电大学matlab实验报告,南京邮电大学通信与信息处理江苏省实验教学示范中心...
综合到研究与创新的较为完整的信息与通信类实验实践课程体系实验课程系列1微电子数字集成电路模拟集成电路集成电路版图微电子器件微电子工艺半导体材料测试半导体器件测试芯片在晶圆测试芯片测量与电路提取2电子电路模拟电路数字电路电路与系统通信电子电路单片机、
VHDL
小可爱小猪chris
·
2022-04-10 09:34
数字系统设计学习之出租车计价器设计
前言数字系统设计的大作业来了，用
VHDL
语言在实验板上实现一个出租车计价设计，有一些难度，大概花了几天时间，不过好在最后搞出来了，同时总结一下遇到的问题，为了排版整洁，源代码就放在最后放出了。
RongLin02
·
2022-03-28 10:18
数字系统
vhdl
硬件
如何学习verilog，如何快速入门？
VerilogHDL和
VHDL
是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公
杰之行
·
2022-03-23 07:32
IC前端数字验证
verilog
verilog
用选择信号赋值语句(with-select)和移位操作符来实现38译码器
VHDL
实现如下:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTIDYTrans38ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y:
莞工米兔
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2022-02-11 14:21
2019年那些不起眼的赚钱之道
不管Xilinx还是Altera，也不管是Verilog还是
VHDL
！我懂嵌入式
500InternalServ
·
2021-06-15 00:41
imut_du FPGA第三次作业
作业验证画出真值表，仿真验证代码参考：提取码：1111
VHDL
描述思维导图一、
VHDL
描述语句实验基础根据开发手册查阅LED灯引脚根据原理图知当FPGA的引脚输出为逻辑0时，LED会熄灭。
位沁
·
2021-06-04 20:48
FPGA
八周造个CPU（1）：
VHDL
语言的实现和仿真方法，简单PC模块的实现和仿真
鄙系有一门很著名的课，《计算机组成原理》，教你三周造台计算机。我们组今年眼瞎，选了挑战性课程，也就是教你一学期造台32位MIPS架构的计算机。前段时间全组人都被软工和编译原理所困扰（实际上，今天是编译原理第二次大作业的deadline，但我还没做完，但是我仍然在这里悠闲地写文章……），因此并未开始，直到昨天（第八周的周五）才开始研究软件的基本使用……研究之后决定，主要仿照《自己动手写CPU》这本书
张慕晖
·
2021-05-19 16:44
VHDL
实现双信号边沿判断的一种方法
今天在使用quartus编写
VHDL
程序的时候，需要写一个使能信号子模块，具体的效果是当检测到输入信号的边沿时（按下按键），输出一个持续0.5秒的高电平使能信号。
言丶武
·
2021-05-19 00:13
数字集成电路设计流程
前端设计：1.设计输入确定芯片的具体逻辑功能，设计合理的算法（如有必要，可将芯片划分子模块），使用HDL语言（常用
VHDL
或Verilog）描述芯片（模
古城阳光
·
2021-05-09 20:39
基于FPGA的简易数字信号分析仪（眼图）的设计
此题曾为全国大学生电子设计竞赛题目，我将其简化，省略了模拟电路部分，用FPGA简单实现眼图效果，重在学习m序列的产生和时钟恢复的
VHDL
代码实现。
言丶武
·
2021-04-30 21:07
FPGA万花筒系列(三):如何学习FPGA？
【嵌牛鼻子】FPGA
VHDL
Verilog【
张俸玺20012100022
·
2021-04-26 08:22
基于quartus ii两个4位二进制数相减的
VHDL
程序（结果在数码管上用十进制显示）
程序未考虑number1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1ledag1Null;endcase;endprocess;--译码电路2，数码管2动态字符查表process(cnt_Ten)begincasecnt_Teniswhen0=>ledag2ledag2ledag2ledag2ledag2ledag2ledag2led
嗯哼AD钙
·
2021-04-21 09:01
使用Quartus13进行
VHDL
工程的编写与仿真
使用Quartus13进行
VHDL
工程的编写与仿真四川师范大学工学院·徐浩宇2021.4.19编写代码点击新建一个工程选择工程保存的路径，填写工程名称，注意，三个圈起来的应该相同与上一步的文件名也相同；
lanmanuesr
·
2021-04-19 21:44
quartus
FPGA
fpga
vhdl
VHDL
——含异步清零和同步使能的加法计数器源程序
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;--------------------------------------------------------------------entitycounterisport(clk,ret,en:ins
364.99°
·
2021-04-18 15:50
vhdl
vhdl
VHDL
——4位移位寄存器
1.电路图移位寄存器：具有存储代码，移位功能移位：寄存器里所储存的代码能够在移位脉冲的作用下，依次左移或右移2.
VHDL
语言2.1D触发器libraryieee;useieee.std_logic_1164
364.99°
·
2021-04-17 15:17
vhdl
vhdl
VHDL
快速入门
写在前面
VHDL
是一门硬件语言，没学过硬件语言，挺感兴趣，还可以用在计组的实验中，花了点时间学习整理了一下
VHDL
的基本语法，方便查看。
yao.x
·
2021-04-16 19:54
笔记
其他
VHDL
——4选1数据选择器
1.端口图2.
VHDL
语言2.1case语句libraryieee;useieee.std_logic_1164.all;entitymux4isport(a,b,c,d:instd_logic;s1,
364.99°
·
2021-04-15 20:33
vhdl
vhdl
Intel8251可编程串行扩展
EDA的一个重要特征就是使用硬件描述语言（HDL）来完成的设计文件，
VHDL
语言是经IEEE确
fpga&matlab
·
2021-02-26 10:30
FPGA
板块17:接口处理
VHDL
常用操作符介绍
1.1
VHDL
常用操作符介绍1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）
VHDL
常用操作符介绍；5）结束语。1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。
宁静致远dream
·
2021-01-29 23:07
FPGA学无止境
20210123 张大佳MCU
VHDL
常用语法 ---- Port map and OPEN
VHDL
常用语法----PortmapandOPENFPGA---基本功日常记录备忘TwowaystomapthePORTSofaCOMPONENTduringitsinstantiation:1第一种变量和引脚关联方式
Jiawei_Z
·
2021-01-23 22:20
VHDL
vhdl
QuestaSim与Vivado有关仿真库深入理解
上图中
VHDL
和Verilog目录有许多基本元件件的描述，当一个项目想摆脱对某公司器件的依赖时，打算从基本元件自己描述起，比如
君子爱财好色
·
2021-01-22 01:52
仿真
FPGA
VHDL
赋值语法 A＜=B & C & (3 to 4 =＞D ) & E；
AE)&F(4);0010_0000<=001&(0or0)&000&00010_0000<=001&0&000&0综上所述，简化得：B为1，C为01，D为0，E为111。
航院师兄
·
2021-01-18 11:33
vhdl
简单聊聊DSL
常见的DSL广义上，绝大部分编程语言都是DSL，是在计算机领域程序员和计算机之间的“共同语言”；常见的DSL主要有：软件构建领域Ant、UI设计师HTML、硬件设计师
VHDL
。
twj小鱼儿
·
2020-12-29 11:40
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Mod
无情123
·
2020-12-27 08:22
vue.js
typescript
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Mod
无情123
·
2020-12-27 08:49
vue.js
typescript
VHDL
实现BCD码加法器
VHDL
实现BCD码加法器BCD码加法器计算两个四位二进制数的相加值，由9个输入端和5个输出端组成，分为相加，修正判别和修正三个阶段。
ws15168689087
·
2020-12-13 19:25
VHDL
vhdl
VHDL
实现全加器
VHDL
实现全加器1.一位全加器全加器是能够计算低位进位的二进制加法电路，一位全加器(FA)的逻辑表达式为：F=A⊕B⊕CiCo=Ci(A⊕B)+AB其中A,B为要相加的数，Ci为进位输入；F为和，Co
ws15168689087
·
2020-12-07 19:10
VHDL
java
vhdl
VHDL
编写8-3线优先编码器
VHDL
编写8-3线优先编码器先简单介绍一下什么是"8-3线优先编码器"：8-3线优先编码器由9个输入端和五个输出端组成，允许同时在几个输入端输入信号。
ws15168689087
·
2020-11-28 22:55
VHDL
java
vhdl
VHDL
编写二位数值比较器
VHDL
编写二位数值比较器二位数值比较器是由四个输入端和三个输出端组成的比较器，实现两个二位二进制数大小的比较（用高低电平来表示输入输出）真值表如下：（xx表任意状态）因此设计时，定义4个输入端和3个输出端的实体
ws15168689087
·
2020-11-23 13:22
VHDL
vhdl
java
VHDL
编写3-8译码器
VHDL
编写3-8译码器3-8译码器是由3个输入端和8个输出端组成的译码器，实现3位二进制数转换成10进制的输出（用高低电平来表示输入输出）真值表如下：本文用两种方法来实现译码器（case和with-select
ws15168689087
·
2020-11-23 13:33
VHDL
vhdl
编程语言
译码器
[FPGA]基于FPGA的数字跑表
（2）
VHDL
语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；（3）程序编译正确，在Model
～LIUMINXUAN
·
2020-11-17 20:38
EDA
vhdl
EDA
HDL Code 简介
VHDL
和Verilog的区别这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE的标准。
VHDL
1987年成为标准，而Verilog是1995年才成为标准的。
蔚蓝忍者
·
2020-10-10 17:58
编程语言
编程语言
VARON设计流程及示例
这允许用户将VARONIP导入到VerilogHDL或
VHDL
编写的用户设计和环境中。第二步是选择要观察的AXI信号，然后完成VARONIP配置并注入用户设计。
虹科FPGA
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2020-10-10 12:38
#
VARON
fpga
VHDL
语法基础-工具（五）
文章目录1.1
VHDL
描述硬件实体1.1.1结构1.1.2举例1.2
VHDL
对象、操作符、数据类型1.2.1
VHDL
中的对象1.2.2
VHDL
的基本（数据）类型1.2.3操作符1.3
VHDL
中的控制语句及模块参考文档转摘一篇博文
Paul安
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2020-09-24 23:23
工具
vhdl
编程语言
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