E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
VHDL
推荐一些Github上的IC资源
hw2.4SI-RISCV/e200_opensource2.5darklife/darkriscv2.6VerticalResearchGroup/miaow3.超过500星SystemVerilog项目4.超过500星的
VHDL
不忘出芯
·
2020-08-23 05:22
一起学Verilog
基于
VHDL
的QuartusII和Modelsim联合仿真
网上QuartusII和Modelsim联合仿真教程大多都是用的Verilog，这里整理的是基于
VHDL
的仿真，过程貌似差不多。第一次联合仿真时需要设置ModelSim的安装路径。
Utopia_sy
·
2020-08-23 05:47
FPGA
FPGA学习路线
一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。第一句话
Jerry·pi
·
2020-08-23 05:05
FPGA
IIC总线随机读
VHDL
实现&FIFO实现乒乓操作&HM62256测试&定制IP核
目录如下：IIC串行总线时序分析
VHDL
编程设计专门状态机与2片异步FIFO来实现乒乓操作设计HM62256测试电路并对其仿真验证定制开发一个1-portRAM的IP核IIC串行总线时序分析①理解IIC
飞翔的哈士奇
·
2020-08-23 04:28
数字系统
VHDL
语言入门整理
1.2选1多路选择器Libraryieee;Useieee.std_logic_1164.all;EntityL1isPort(a,b,s:instd_logic;y:outstd_logic);EndL1;ArchitectureoneofL1isBeginProcess(a,b,s)beginIf(s='0')thenyyyyynull;endcase;endprocess;endtwo;仿真
清溪浅水
·
2020-08-22 22:58
EDA--VDHL
ASIC开发设计流程
ASIC开发设计流程1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：a)输入工具：SummitSummit公司b)仿真工具：VCS,VSSSynopsys公司c)综合器：DesignCompile
hemmingway
·
2020-08-22 21:09
ASIC
ELS电子系统级FPGA设计
与Verilog与
VHDL
之类的硬件语言相比，语法与语义中的众多ESL设计语言与流行的ANSIC更为接近。
changan2001
·
2020-08-22 21:19
HLS
面向 FPGA 的 ESL 工具
与硬件语言如Verilog和
VHDL
比起来，ESL设计语言在语法和语义上与流行的ANSIC比较接近。ESL与FPGA有何关系？ESL工
changan2001
·
2020-08-22 20:32
HLS
4线-2线优先级编码器（含使能端且高电平有效)
真值表：ENX3X2X1X0EFY1Y00XXXX10011XXX011101XX0101001X0011000100010000100
VHDL
程序：libraryieee;useieee.std_logic
BruderLung
·
2020-08-22 10:05
VHDL
每日一题-5.12-
VHDL
12.下列不是VerilogHDL的关键字（C）A.beginB.endC.alwaysD.for
VHDL
里没有always,如果要表示时序，会用进程语句process(clk)
mu_guang_
·
2020-08-22 10:53
在FPGA领域中 HLS一直是研究的重点
相比之下，诸如Verilog、
VHDL
、SystemVerilog等低层次语言，通常用来描述时钟周期精确（cycle-accur
Tiger-Li
·
2020-08-22 10:41
FPGA
啥是testbench
你买了个黑古隆冬的东西,有几个引脚.人家说那叫芯片,是USB转UART芯片.你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作,这里的程序就是你所谓的
VHDL
程序.可写好了,谁知道是是正宗是水货还是山寨啊
iYUNDI
·
2020-08-22 05:54
VHDL
vhdl
testbench
7月20日了
前几天下了几场暴雨，乌黑的天，心情也跟着不爽，但是还是要熬嘛，麻木的写着
VHDL
；电闪雷鸣，似乎也在抱怨着这不满的日子……今天上午，交工了，事情做完了，拖着疲惫的步伐，跌跌撞撞的回到屋里，坐下了，就不想起来了
realunicorn
·
2020-08-22 03:32
心路旅程
计算机系统实验：总线实验
2019年3月6日活动：总线实验解释：3月5日时我同时写了
VHDL
和dbf文件两种格式，发现通过
vhdl
可以很轻松的实现总线要求的所有操作，同时可以很轻松的完成实验要求的r1和r2寄存器的交换操作，但是
HNU君陌
·
2020-08-22 02:16
计算机系统
基于
VHDL
的交通灯设计(实训要求)
该设计基于
vhdl
程序设计，分别编译分频、计数、数码管、交通灯程序，然后将每个模块连接起
java给你对象
·
2020-08-21 20:45
实训
电子信息
实训
vhdl
交通灯
基本语句
VHDL
基本语句并行语句（进程外）并行信号赋值语句（进程外）条件赋值语句WHEN-ELSE选择信号赋值语句WITH-SELECT块语句BLOCK元件定义与例化COMPONET,PORTMAP生成语句GENERATE
默微
·
2020-08-21 16:03
EDA
完整版
VHDL
设计数字电子时钟
课程设计报告一．设计要求1.进行正常的时、分、秒计时功能，二十四小时制计时2.由数码管显示24h、60min、60s3.设置时间4.整点报时5.闹钟功能二．设计实现功能该数字电子钟能够实现时、分、秒计时功能；校准时和分的功能；校准时间时秒清零的功能；整点报时的功能；三．各个设计模块描述（一）计时模块1.秒计数是由一个六十进制的计数器构成，生成元器件如下Clk：驱动秒计时器的时钟信号Clr：校准时间
有空就看看
·
2020-08-21 05:20
VHDL
VHDL
电子钟
源代码
能运行
ieee
设计
电子
library
Vhdl
结构体process的存在意义和作用
VHDL
是硬件描述语言，用来描述硬件系统。硬件系统中的电路是由很多元器件构成的，从上电那一时刻起，硬件系统中所有的电路模块（元器件）将会同时开始工作，没有先后顺序。
洛神红梅花果茶丿
·
2020-08-21 01:10
quartus软件使用—error:top-level design entity “xxx” is undefined
就我目前所知，有两种原因：1、顶层模块的module名没有和工程名同名解决方法：assignments—settings…点击打开，选择general，在top-levelentity标签指引下的编辑框输入
vhdl
一桔子
·
2020-08-21 00:17
FPGA随笔
VHDL
及Verilog，遇到的各种编译错误及修改办法
另外，
VHDL
中的when()else语句中，when后的条件，必须是bool类型的值，其他的值，比如std_logic
evolone
·
2020-08-20 23:11
VHDL
FPGA，
VHDL
报错Error (12007): Top-level design entity "xxx" is undefined
一种解决方法，保证下图两个箭头处的名称一致即可。如果仍然无法解决，可尝试以下步骤：找到导航栏中的files，并点击。然后右击Files文件夹，点击Add/Remove在下图的箭头处找到找到顶层实体文件添加就去，然后应用，OK即可。
头大的小丸子
·
2020-08-20 21:03
Quartus
Quartus
m序列详解及
VHDL
语言实现
目录m序列的产生简介线性反馈移位寄存器
VHDL
语言实现代码仿真图m序列的产生简介m序列是最长线性反馈移位寄存器序列的简称，是由带线性反馈的移位寄存器产生的周期最长的序列。
行舟人
·
2020-08-20 20:55
可编程逻辑器件FPGA学习-
VHDL
VHDL
源程序输入方式4种：1.原理图：直观，形象，但是移植困难，交流困难，对于复杂对象描述比较困难2硬件描述语言输入方式：纯文本方式，最普遍，易于修改、阅读和移植。
和风化雨
·
2020-08-20 09:19
嵌入式系统
EDA原理及应用 个人笔记
目录1.1
VHDL
结构1.1实体和端口模式1.2结构体1.3库和库的种类1.4库和程序包的调用方法1.5配置2.1
VHDL
结构2.2
VHDL
文字规则2.2.1数字2.2.2关键词2.2.3标识符及其表述规则
hhc`
·
2020-08-20 09:41
笔记
芯片设计流程笔记
IC设计有工程师的水平和性格决定，首先需要遵循其行业规范这样便于兼容性开发，仿真软件开始绘图使用硬件语言HDL将电路描述出来，常用的有HDL和Verilog，
VHDL
，程式码描述一颗IC的功能表接着对其进行检测修改
adamBug391
·
2020-08-20 02:51
SoC芯片
FPGA 题目
19名词IRQ,BIOS,USB,
VHDL
,SDR20unix命令cp-r,rm,uname21用波形表示D触发器的功能22写异步D触发器的verilogmodule23WhatisPCChipset?
whm0077
·
2020-08-20 02:17
module
input
存储
output
编程
stream
VHDL
属性语句之attribute 和keep
attribute属性：定义格式：attribute属性名：数据类型；attribute属性名of对象名：对象类型is值；引脚锁定的设置也能够直接写在程序文件中。这就是liyo利用所谓的引脚属性定义来完成引脚锁定。引脚属性定义的格式随各个厂家的综合器和适配器的不同而不同。下面以ALTRA中一种为例：architectureoneofmult4isattributechip_pin:string;a
火玉
·
2020-08-20 01:58
VHDL
初探(一)
VHDL
入门(一)keywords:实体，结构体，进程，信号实体1.entity里面的内容需要写定义的端口有哪些，及其属性2.格式entityxxxisport();3.注：记得定义完之后要有endentity
either up or down
·
2020-08-20 01:36
VHDL学习
《深入浅出玩转FPGA》笔记1~3
文章目录1初识FPGA1.1FPGA与ASIC1.2FPGA与CPLD1.3Altera与Xilinx1.4Verilog与
VHDL
1.5FPGA基本结构2应用领域2.1片上系统3开发流程该部分是书的第一部分
吉大秦少游
·
2020-08-19 06:13
硬件逻辑与硬件描述
好的DSP论坛
Todesign/analyzedigital/analogfilters,FIR,IIR,FFT,DSP,
VHDL
sourcecode,step/impulseresponse,Bode/Nyquistdiagram
yuyin86
·
2020-08-18 18:14
dsp
VHDL
仿真文件模版
libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entitytb_ledis--Port();--不用填endtb_led;architectureBehavioraloftb_lediscomponentkey_led--声明待测试模块port(sys_clk:instd_logic;sys_rst_n:instd_logic;key:instd_logic_vec
jiangbeicaizi000
·
2020-08-18 15:46
FPGA
VHDL
驱动群创 TFT LCD AT070TN92
以下为
VHDL
源码。
anhuihbo
·
2020-08-18 14:58
FPGA
CISC模型微处理器设计（
VHDL
实现）
(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图图1模型机数据通路框图(3)操作控制器的逻辑框图图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，MOV（将一个数送入目的寄存器），MOV1（将
马如林
·
2020-08-17 18:03
微机原理
软件工程
原理
学习 FPGA 经验与书籍
软件编程的思想根深蒂固，看到Verilog或者
VHDL
就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
flyingleo1981
·
2020-08-17 12:26
IC设计过程
这一步可以使用
Vhdl
或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for
Vhdl
）、VCS（forVerilog）Cadence的工具也就是著名的Verilog-XL
weixin_30496751
·
2020-08-16 21:01
VHDL
——APB总线读写操作procedure
概述用于simulation的APB总线读写操作procedure，袁神指导，哈哈APB写操作procedureapbwrite(signalpsel:outstd_logic;signalpenable,pwrite:outstd_logic;signalpaddr:outstd_logic_vector(31downto0);signalpwdata:outstd_logic_vector(3
TiH2S
·
2020-08-16 21:13
Zynq
2015总结
VHDL
从一个例子开始-----锁存器
VHDL
的学习从一个例子开始学起-----锁存器的设计。锁存器是一个简单的数字电路，下图是1位锁存器的原理图。
qq_21849797
·
2020-08-16 20:27
VHDL
【Verilog HDL 训练】第 03 天
大神答案：https://t.zsxq.com/JaqzjqR1.了解目录结构：与前端相关的比如文档(doc)，仿真模型(verilog/
vhdl
)，标准单元库(synopsys/symbols)1.了解目录结构
李锐博恩
·
2020-08-16 18:33
#
IC设计，verilog学习链接
id=1614&name=cpsjverilog/
VHDL
设计经验点滴http://www.blog.edu.cn/user2/rickywu/archives/2006/1078817.shtml学EDA
weixin_33943836
·
2020-08-16 16:20
用
VHDL
编写testbench激励文件
最近在做nandflash的擦写，要用
VHDL
编写激励文件做仿真，之前一直用的Verilog，现在总结如何用
VHDL
语言编写testbench。
Jakcia
·
2020-08-16 13:23
HDL
VHDL
和Verilog HDL的区别
小析
VHDL
与VerilogHDL的区别学
Chen_hyer
·
2020-08-16 07:45
HDL
URAT通信原理简述 &
VHDL
程序实现
UARTUART（UniversalAsynchronousReceiver/Transmitter）代表通用异步接收器/发送器。这不是像SPI和I2C这样的通信协议，而是微控制器中的物理电路或独立IC。UART的主要目的是发送和接收串行数据。有关UART的最好的事情之一是它只使用两根线在设备之间传输数据。UART通信简介在UART通信中，两个UART直接相互通信。发送UART将来自CPU等控制设
Terry 兰因
·
2020-08-16 03:14
Verilog
VHDL
fpga_flow_led 小程序大注意
moduleflew_led(inputsys_clk,//定义系统时钟为输入inputsys_rst_n,//定义复位为输入outputreg[3:0]led//定义输出位宽为4的reg型led);reg[23:0]cnt;//定义24位的计数器0.2s/20ns至少24位byetalways@(posedgesys_clkornegedgesys_rst_n)//时钟信号上升沿或复位信号下降沿
吃面加香菜
·
2020-08-16 01:30
fpga
fpga
verilog
作品交流：滤波器设计－陷波器仿真
Q：我是一名在校的大学生，学习通信专业，在学习杜勇老师的数字滤波器的MATLAB与FPGA实现—Xilinx/
VHDL
版，第七章的自适应陷波器的FPGA实现的时候，通过使用E7_5_NotchFilter
杜勇老师
·
2020-08-16 00:33
著作回复
VHDL
实现FIFO
FIFOFIFO缓冲器经常使用在很多设计中，成为连接具有相同或者不同时钟的子系统的桥梁，来达到临时访问的要求。下面的代码实现的是深度8字，宽度9bits的的FIFO，包含组合和同步逻辑设计。代码-------------------------------------------------------------------------------------------------------
壹零捌
·
2020-08-16 00:41
FPGA
quartus——基于FPGA的LED呼吸灯设计（
VHDL
语言）
题目针对ETP-MB-1开发板，采用
VHDL
语言，设计合适的数字逻辑系统，实现4路LED灯控制，LED亮度从0~100%变化，各LED灯组合产生呼吸灯效果，每位灯按照1s周期线性亮起，按照2s周期线性熄灭
一桔子
·
2020-08-15 23:53
FPGA随笔
使用ModelSim进行时序仿真
一、准备工作首先需要EDA综合工具生成用于功能或时序仿真的网表文件（
VHDL
为.vho，Verilog为.vo），以及使用EDA仿真工具进行时序仿真时所需要的包含时序延时信息的标准延时格式输出文件（.sdo
jackinzhou
·
2020-08-15 23:04
ModelSim
烦躁而无奈的一次调试-记fpga驱动ad9854
由于暑假的原因，就停停放放的，在家先把
VHDL
简单过了一遍，又反复研究了一下AD9854的datasheet。什么寄存器啊，时序啊都了解的差不多了。一个星期前开始着手编。
hunterlew
·
2020-08-15 23:30
心情
System Verilog（一）声明的位置
verilog用include解决，systemverilog借用
VHDL
的package解决。
dxz44444
·
2020-08-15 22:40
System
Verilog学习笔记
DDS技术之FPGA技术之LPM_ROM生成正弦波
其原理图如下：如图所示，用
VHDL
编程的话，至少需要建立一个加法器、一个锁存器以及一个ROM存储器；加法器用来累加相位或者地址
似水如风
·
2020-08-15 22:58
FPGA
上一页
6
7
8
9
10
11
12
13
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他