E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
VIVADO
ZYNQ之简易流水灯(EMIO、AXI GPIO)
一、
vivado
创
卷卷怪
·
2022-09-11 19:01
ZYNQ
fpga开发
zynq设计学习笔记5——AXI_GPIO之按键中断控制LED灯实验
下面为实验步骤:第一步:根据建立
Vivado
工程,本设计所使用的开发板为pynq-z2。再Create
墨漓_lyl
·
2022-09-11 19:30
FPGA之zynq设计学习笔记
fpga
嵌入式
arm
Verilog 代码题练手 (2-1)
验证平台:A-7系列开发板(FPGA:xc7a35tfgg484-2)开发环境:
Vivado
2018.3本篇博文主要是FIFO的分析、设计、仿真。
在路上,正出发
·
2022-09-08 09:06
Verilog
编程题
刷题
异步FIFO
Verilog
【Verilog HDL学习之路】第一章 Verilog HDL 数字设计总论
接下来的章节中,我将使用
Vivado
2
XV_
·
2022-08-23 21:43
Verilog
HDL
System Verilog 视频缩放图像缩放
vivado
仿真
本文链接:https://blog.csdn.net/qq_46621272/article/details/126439519SystemVerilog视频缩放图像缩放
vivado
仿真文章目录SystemVerilog
老皮芽子
·
2022-08-23 21:40
视频处理
fpga开发
verilog
systemverilog
视频缩放
图像缩放
vivado
SRIO 学习
一、SRIO例化IP模块接口用于后面讲解的参考:srio_gen2_0your_instance_name(.log_clk_in(log_clk_in),//inputwire.buf_rst_in(buf_rst_in),//inputwire.log_rst_in(log_rst_in),//inputwire.gt_pcs_rst_in(gt_pcs_rst_in),//inputwire
Lzy金壳bing
·
2022-08-23 15:36
FPGA
学习
fpga开发
基于FPGA的RGB2YUV、图像增强、YUV2RGBIP仿真实例
share.weiyun.com/5GQyKKc百度网盘链接:https://pan.baidu.com/s/1M7PLzRs-yMJv7NFJE8GVAw提取码:qr0t1图像增强IP简介Xilinx的
Vivado
Nuoson聪
·
2022-08-18 13:42
fpga
玩转Zynq连载51——[ex70] RGB2YUV、图像增强、YUV2RGB IP仿真实例
特权同学玩转Zynq连载51——[ex70]RGB2YUV、图像增强、YUV2RGBIP仿真实例1图像增强IP简介Xilinx的
Vivado
中集成的图像增强(ImageEnhancement)IP可以有效降低图像噪声并增强图像边缘
ove学习使我快乐
·
2022-08-18 13:40
fpga
★教程2:fpga入门100例目录
未经本人允许,禁止任何形式的商业用途;3.具体事项如下:订阅MATLAB\FPGA教程说明FPGA教程+入门100例目录★基础入门1.FPGA开发软件安装2.
Vivado
软件基础操作★VerilogHDL
fpga和matlab
·
2022-08-18 13:07
FPGA
其他
fpga开发
FPGA教程目录
Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同
资源locked信号仿真图总结XilinxFPGAPLL资源与INTELFPGAPLL资源locked信号的不同废话不多说,直接上仿真图:XilinxFPGAPLL资源locked信号仿真图仿真平台基于
Vivado
18.2INTELF
尘世中一个小迷童
·
2022-08-15 07:09
FPGA
IP开发使用经验总结
fpga
verilog
物联网
嵌入式
面试
异步FIFO(verilog简单实现)
对其他网友的代码进行了改进纠正,使代码更加完整,并用
vivado
2020.1进行了仿真测试源代码(不到100行):`timescale1ns/1psmoduletest#(parameterdata_width
qq_42443400
·
2022-07-29 18:00
数字IC/FPGA
fifo
fpga开发
verilog
面试
芯片
【FPGA教程案例36】通信案例6——基于
vivado
核的FFT傅里叶变换开发以及verilog输入时序配置详解,通过matlab进行辅助验证
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------目录1.软件版本2.FFT概述3.FFT核配置过程详解
fpga和matlab
·
2022-07-26 08:34
★教程2:fpga入门100例
fpga开发
FFT核配置
FPGA教程
verilog
Zedboard编译PYNQ v2.6 并定制kernel 添加WiFi
0.安装PYNQ前先安装好
Vivado
,Petalinux2020.11.将PYNQ2.6.1下载到本地Documentshttps://github.com/Xilinx/PYNQ/releases/
Simpreative
·
2022-07-25 21:00
编写AXI4-Lite协议读写BRAM并仿真验证
一.建立工程使用
Vivado
2018.3,CreateProject->一路next->选择芯片型号xc7z020clg484-2->next->finish,等待工程创建完成。
徐晓康的博客
·
2022-07-25 11:51
ZYNQ
arm
soc
ZYNQ
AXI
【FPGA教程案例33】通信案例3——基于FPGA的BPSK调制信号产生,通过matlab测试其星座图
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-21 12:22
★教程2:fpga入门100例
fpga开发
FPGA教程
BPSK
verilog
星座图
【FPGA教程案例24】通过cordic核计算复数的相位
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-20 11:22
★教程2:fpga入门100例
fpga开发
cordic
相位
verilog
FPGA教程
【数字IC/FPFA】时序约束--时钟约束
下面我们以
vivado
中的时钟约束为例,介绍时钟约束的相关内容。Create_clock在
Vivado
中我们通过使用create_clock来创建时钟周期约束。
FPGA硅农
·
2022-07-18 11:55
数字IC设计
数字IC设计
时序约束
时序分析
【Xilinx
Vivado
时序分析/约束系列11】FPGA开发时序分析/约束-FPGA DDR-PLL接口的 input delay 约束优化方法
目录DDR-PLL简述实际操作实际工程顶层代码PLL配置添加时钟约束添加inputdelay约束添加FalsePathSetupTimeHoldTimeMulticycle约束解决办法PLL配置发现问题建立时间中保持时间中添加FalsePath总结往期系列博客DDR-PLL简述在之前介绍了DDR-Direct的时序模型,也就是不带有PLL的普通时序模型,这节重点介绍带有PLL的模型,在SDR采样模
Linest-5
·
2022-07-18 11:54
FPGA
#
时序分析
Vivado
fpga开发
Vivado
时序约束
Xilinx
时序分析
【Xilinx
Vivado
时序分析/约束系列10】FPGA开发时序分析/约束-FPGA DDR-Direct接口的 input delay 约束优化方法
目录DDR采样简述第一种模型(不带PLL)实际操作总结约束实际工程顶层代码时钟约束inputdelay约束查看时序报告解决办法添加原语原语解释查看时序报告时序分析总结往期系列博客DDR采样简述在之前分析了SDR采样,也就是单边采样,接下来介绍DDR采样,也就是双边采样,在实验应用中,DDR采样也是很广泛的,比如CMOS、DRAM、ADC、千兆以太网等,都是DDR接口的,因此也需要去分析时序是否正确
Linest-5
·
2022-07-18 11:54
FPGA
#
时序分析
Vivado
fpga开发
时序分析
Vivado
时序约束
硬件工程
【Xilinx
Vivado
时序分析/约束系列3】FPGA开发时序分析/约束-保持时间
目录基本概念数据结束时间(Datafinishtime)时钟到达时间(Clockarrivaltime)保持时间门限保持时间余量(HoldSlack)往期系列博客:基本概念数据结束时间(Datafinishtime)之前解释了数据达到的时间,对于dataarrivaltime=Tclk1+Tco+Tdata而数据结束时间,按照时钟周期来看的话,数据结束的时间是数据达到的时间的下一个时钟,即data
Linest-5
·
2022-07-18 11:24
#
时序分析
fpga开发
硬件工程
嵌入式硬件
硬件架构
pcb工艺
【Xilinx
Vivado
时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操
包含了汇总的信息量SourceClockPath:这部分是表示Tclk1的延时细节DataPath:数据路径的延时往期系列博客:建立工程在之前进行了时序分析的理论部分的学习,接下来就开始真正在实验工程去实操,看看在
Vivado
Linest-5
·
2022-07-18 11:24
#
时序分析
fpga开发
嵌入式硬件
硬件工程
pcb工艺
【Xilinx
Vivado
时序分析/约束系列2】FPGA开发时序分析/约束-建立时间
目录基本概念数据结束时间(Datafinishtime)保持时间门限保持时间余量(HoldSlack)基本概念数据结束时间(Datafinishtime)之前解释了数据达到的时间,对于dataarrivaltime=Tclk1+Tco+Tdata。而数据结束时间,按照时钟周期来看的话,数据结束的时间是数据达到的时间的下一个时钟,也就是datafinishtime=dataarrivaltime+T
Linest-5
·
2022-07-18 11:23
#
时序分析
fpga开发
硬件工程
硬件架构
pcb工艺
vivado
xdc约束基础知识8:
Vivado
时序收敛的方法
来自:http://xilinx.eetrend.com/article/9547
Vivado
时序收敛的方法一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。
Times_poem
·
2022-07-18 11:53
vivado
xdc约束基础知识
时序收敛-300ps
UltraFAST设计方法学
report_cdc
实现策略
【Xilinx
Vivado
时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析
在之前介绍的是FPGA内部的时序分析,包括以下几种情况寄存器与寄存器之间输入PAD(输入时钟)与寄存器之间寄存器与输出PAD(输出时钟)之间输入PAD(输入时钟)与输出PAD(输出时钟)现在就开始分析FPGA与外部的其他器件的连接的时序分析,也就是IO时序分析,如下图,数据由上游器件(源端)到下游器件(FPGA),上游器件提供数据,下游器件接收数据,因此分析的是输入的情况,FPGA这部分需要满足建
Linest-5
·
2022-07-18 11:53
#
时序分析
fpga开发
pcb工艺
硬件工程
硬件架构
嵌入式硬件
【Xilinx
Vivado
时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析
目录基本概念建立时间保持时间时序分析的基本模型时间延时和数据延时时钟延时Tclk数据延时Tdata基本概念建立时间从下图可以看到,时钟会通过传输线传递到目的寄存器2的时钟端,数据会通过数据线,也可能是组合逻辑传递到目的寄存器的数据端,数据从寄存器1传递到寄存器2的过程中,图中蓝色的箭头为数据的发射沿,蓝色时钟上升沿通过采数据将数据发送出去,而红色箭头就是作为目的寄存器2的数据采样沿,按照基本的定义
Linest-5
·
2022-07-18 11:53
#
时序分析
fpga开发
嵌入式硬件
硬件工程
时序分析
(08)
Vivado
时钟约束
(08)
Vivado
时钟约束1文章目录1)文章目录2)时序约束引言3)FPGA时序约束课程介绍4)
Vivado
时钟约束5)技术交流6)参考资料2时序约束引言1)什么是静态时序分析?
宁静致远dream
·
2022-07-18 11:22
FPGA约束方法与技巧
fpga开发
时序约束
时序收敛
FPGA:将FIFO封装成AXI接口的IP
前言目标:将一个模块封装成带有AXI接口的IP核,方便PL、PS之间数据高速通信正文在
vivado
中的图形化界面,使用赛灵思的官方IP核,就会发现,很多IP核都会用到AXI接口,那什么是接口,为什么要用接口呢
刘颜儿
·
2022-07-18 07:49
IP核
fpga开发
tcp/ip
网络协议
【FPGA教程案例27】通过Verilog实现双口RAM乒乓结构
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-17 10:25
★教程2:fpga入门100例
FPGA
FPGA教程
verilog
双口RAM
乒乓结构
【FPGA教程案例26】在FPGA中通过verilog来实现小数的基础运算
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-17 10:25
★教程2:fpga入门100例
fpga开发
FPGA教程
verilog
小数运算
Verilog的系统任务----$readmemh和$readmemb
除了可以在仿真的任何时刻被执行使用外,根据综合工具的不同,也可以用来对RAM或者ROM进行初始化(
Vivado
支持)。
孤独的单刀
·
2022-07-16 10:58
【1】Verilog语法
fpga开发
Verilog
Verilog语法
嵌入式
FPGA开发常用软件的安装
Vivado
软件的安装这篇博客里,我们一起去安装开发FPGA必备的软件包括:
Vivado
、Modelsim、Gvim,并附上详细的安装步骤和配套说明,正常来说安装配置好这些软件可能也需要花费2-3小时,
青青豌豆
·
2022-07-16 09:54
FPGA基础知识
fpga开发
【FPGA教程案例22】基于FIFO核的可控任意长度延迟器设计
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-14 17:49
★教程2:fpga入门100例
fpga开发
FIFO
FPGA教程
可控任意延迟器
verilog
【FPGA教程案例15】基于
vivado
核的Cordic算法设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-09 12:01
★教程2:fpga入门100例
fpga开发
FPGA教程
verilog
cordic
开根号
【FPGA教程案例13】基于
vivado
核的CIC滤波器设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-07 10:57
★教程2:fpga入门100例
fpga开发
matlab
CIC滤波器
verilog
FPGA教程
【FPGA教程案例14】基于
vivado
核的FIR滤波器设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-07 10:57
★教程2:fpga入门100例
fpga开发
FIR滤波器
vivado核
verilog
FPGA教程
【FPGA教程案例5】基于
vivado
核的ROM设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-06 18:16
★教程2:fpga入门100例
fpga开发
FPGA教程
ROM
Verilog
Xilinx Aurora 8B/10B IP核详解和仿真
XilinxAurora8B/10BIP核详解和仿真参考文献XilinXPG046Xilinx®LogiCORE™IPAurora8B/10B支持AXI4-Stream用户接口
VIVADO
为Aurora
weixin_43354598
·
2022-07-04 13:04
Xilinx
高速串行接口
Aurora
fpga开发
soc
【FPGA教程案例8】基于verilog的分频器设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-04 08:05
★教程2:fpga入门100例
fpga开发
FPGA教程
verilog
分频器
【FPGA教程案例7】基于verilog的计数器设计与实现
MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本
vivado
2019.22
fpga和matlab
·
2022-07-04 08:05
★教程2:fpga入门100例
fpga开发
FPGA教程
verilog
计数器
XILINX FIR IP 详解、Verilog 源码、
Vivado
工程
本文链接:https://blog.csdn.net/qq_46621272/article/details/125292610XILINXFIRIP详解、Verilog源码、
Vivado
工程文章目录前言一
qq_708907433
·
2022-06-30 12:56
FPGA
数字信号处理
fpga开发
Verilog
FIR
【蜂鸟E203的FPGA验证】Chap.7
Vivado
综合与性能分析-建立
Vivado
工程
【蜂鸟E203的FPGA验证】Chap.7
Vivado
综合与性能分析-建立
Vivado
工程0.
Vivado
与综合1.建立
Vivado
工程2.导入VerilogRTL源代码3.时钟管理-DDR200T开发板
Jie_MSD
·
2022-06-30 12:26
#
蜂鸟E203
fpga开发
蜂鸟e203
risc-v
嵌入式硬件
ic
Xilinx_
Vivado
_2019.1下载和安装教程
一、
vivado
2019.1下载和安装教程1、首先要下载安装包,建议直接在Xilinx官网下载:https://www.xilinx.com/support/download.html。
FPGA@learner
·
2022-06-29 10:58
fpga开发
VCS工具的基本使用(一)
VCS是在linux下面用来进行仿真看波形的工具,类似于windows下面的modelsim以及questasim等工具,以及quartus、
vivado
仿真的操作。
jun_luo_yu
·
2022-06-29 10:57
#
VCS工具
bash
linux
开发语言
Xilinx
Vivado
set *.svh as SystemVerilog Header
Xilinx
Vivado
doesnotsupportsettingthefiletypeofafileasSystemVerilogHeadertillnow(version2021.2.1).Thisarticleassumesusing"
Vivado
"SyntaxCheckingforXilinx
Vivado
TextEditor.Import
Ayka
·
2022-06-28 19:36
xilinx
vivado
systemverilog
verilog
Vivado
2021.2 Tcl Shell no appropriate Visual C++ redistributable error
InWindows11,start
Vivado
2021.2TclShell:ERROR:ThishostdoesnothavetheappropriateMicrosoftVisualC++redistributablepackagesinstalled.Launchinginstaller
Ayka
·
2022-06-28 19:57
vivado
xilinx
tcl
batch
visual
c++
【解决问题】
Vivado
中FPGA的LUTs资源与数据手册对不上
【解决问题】
Vivado
中FPGA的LUTs资源与数据手册对不上问题描述解决方法-打开综合时候的no_lc参考链接问题描述如题,发现LUT等资源与产品手册不一样,可以看到手册里XC7A200TFBR484
Jie_MSD
·
2022-06-27 07:57
#
蜂鸟E203
fpga开发
蜂鸟e203
vivado
verilog
vhdl
Vivado
蜂鸟 e203 MCU200T/DDR200T 添加MIG IP DDR3控制器 RISC-V
Vivado
蜂鸟e203MCU200T/DDR200T添加MIGIPDDR3控制器RISC-VDATASHEET-MT41K128M16JT-1251.新建工程后新建IP-MemoryInterfaceGenerator2
Jie_MSD
·
2022-06-27 07:55
#
蜂鸟E203
ubuntu
risc-v
verilog
e203
fpga开发
【FPGA图像融合】基于
vivado
HLS的图像融合算法的FPGA实现
整个算法工作流程如下图所示:首先通过MATLAB进行快速的算法效果仿真拉普拉斯金字塔:DTCWT算法:
fpga和matlab
·
2022-06-20 16:13
★FPGA项目经验
FPGA
板块2:图像-特征提取处理
fpga开发
算法
matlab
vivado
HLS
图像融合
Vivado
_FIR滤波器_编程实现与IP核仿真与Matlab设计
7.2Verilog并行FIR滤波器设计本文着重介绍使用
Vivado
中的FIRIP核设计滤波器并补充一下其他知识。IP核实现使用IP核设计实现一下上述滤波器。打开FIRCompiler,进入如下界面。
怪都督
·
2022-06-13 07:39
FPGA
matlab
Verilog
Vivado
FIR
IP核
从底层结构开始学习FPGA----可配置逻辑块CLB(Configurable Logic Block)
SRL3.2、分布式DRAM四、多路选择器MUX五、存储单元StorageElements(FF)六、进位链CARRY4系列目录与传送门《从底层结构开始学习FPGA》目录与传送门一、CLB概述我们可以用
vivado
孤独的单刀
·
2022-06-09 12:07
【4】7系列FPGA结构
fpga开发
CLB
FPGA底层结构
SLICE
xilinx
上一页
26
27
28
29
30
31
32
33
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他