VIVADO 第30页

ZYNQ之简易流水灯(EMIO、AXI GPIO)

一、vivado创

卷卷怪·2022-09-11 19:01

zynq设计学习笔记5——AXI_GPIO之按键中断控制LED灯实验

下面为实验步骤：第一步：根据建立Vivado工程，本设计所使用的开发板为pynq-z2。再Create

墨漓_lyl·2022-09-11 19:30

Verilog 代码题练手（2-1）

验证平台：A-7系列开发板（FPGA：xc7a35tfgg484-2）开发环境：Vivado2018.3本篇博文主要是FIFO的分析、设计、仿真。

在路上，正出发·2022-09-08 09:06

【Verilog HDL学习之路】第一章 Verilog HDL 数字设计总论

接下来的章节中，我将使用Vivado2

XV_·2022-08-23 21:43

System Verilog 视频缩放图像缩放 vivado 仿真

本文链接：https://blog.csdn.net/qq_46621272/article/details/126439519SystemVerilog视频缩放图像缩放vivado仿真文章目录SystemVerilog

老皮芽子·2022-08-23 21:40

vivado SRIO 学习

一、SRIO例化IP模块接口用于后面讲解的参考：srio_gen2_0your_instance_name(.log_clk_in(log_clk_in),//inputwire.buf_rst_in(buf_rst_in),//inputwire.log_rst_in(log_rst_in),//inputwire.gt_pcs_rst_in(gt_pcs_rst_in),//inputwire

Lzy金壳bing·2022-08-23 15:36

基于FPGA的RGB2YUV、图像增强、YUV2RGBIP仿真实例

share.weiyun.com/5GQyKKc百度网盘链接：https://pan.baidu.com/s/1M7PLzRs-yMJv7NFJE8GVAw提取码：qr0t1图像增强IP简介Xilinx的Vivado

Nuoson聪·2022-08-18 13:42

玩转Zynq连载51——[ex70] RGB2YUV、图像增强、YUV2RGB IP仿真实例

特权同学玩转Zynq连载51——[ex70]RGB2YUV、图像增强、YUV2RGBIP仿真实例1图像增强IP简介Xilinx的Vivado中集成的图像增强（ImageEnhancement）IP可以有效降低图像噪声并增强图像边缘

ove学习使我快乐·2022-08-18 13:40

★教程2:fpga入门100例目录

未经本人允许，禁止任何形式的商业用途；3.具体事项如下：订阅MATLAB\FPGA教程说明FPGA教程+入门100例目录★基础入门1.FPGA开发软件安装2.Vivado软件基础操作★VerilogHDL

fpga和matlab·2022-08-18 13:07

Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同

资源locked信号仿真图总结XilinxFPGAPLL资源与INTELFPGAPLL资源locked信号的不同废话不多说，直接上仿真图：XilinxFPGAPLL资源locked信号仿真图仿真平台基于Vivado18.2INTELF

尘世中一个小迷童·2022-08-15 07:09

异步FIFO（verilog简单实现）

对其他网友的代码进行了改进纠正，使代码更加完整，并用vivado2020.1进行了仿真测试源代码（不到100行）：`timescale1ns/1psmoduletest#(parameterdata_width

qq_42443400·2022-07-29 18:00

【FPGA教程案例36】通信案例6——基于vivado核的FFT傅里叶变换开发以及verilog输入时序配置详解,通过matlab进行辅助验证

FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------目录1.软件版本2.FFT概述3.FFT核配置过程详解

fpga和matlab·2022-07-26 08:34

Zedboard编译PYNQ v2.6 并定制kernel 添加WiFi

0.安装PYNQ前先安装好Vivado，Petalinux2020.11.将PYNQ2.6.1下载到本地Documentshttps://github.com/Xilinx/PYNQ/releases/

Simpreative·2022-07-25 21:00

编写AXI4-Lite协议读写BRAM并仿真验证

一.建立工程使用Vivado2018.3，CreateProject->一路next->选择芯片型号xc7z020clg484-2->next->finish，等待工程创建完成。

徐晓康的博客·2022-07-25 11:51

【FPGA教程案例33】通信案例3——基于FPGA的BPSK调制信号产生,通过matlab测试其星座图

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-21 12:22

【FPGA教程案例24】通过cordic核计算复数的相位

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-20 11:22

【数字IC/FPFA】时序约束--时钟约束

下面我们以vivado中的时钟约束为例，介绍时钟约束的相关内容。Create_clock在Vivado中我们通过使用create_clock来创建时钟周期约束。

FPGA硅农·2022-07-18 11:55

【Xilinx Vivado 时序分析/约束系列11】FPGA开发时序分析/约束-FPGA DDR-PLL接口的 input delay 约束优化方法

目录DDR-PLL简述实际操作实际工程顶层代码PLL配置添加时钟约束添加inputdelay约束添加FalsePathSetupTimeHoldTimeMulticycle约束解决办法PLL配置发现问题建立时间中保持时间中添加FalsePath总结往期系列博客DDR-PLL简述在之前介绍了DDR-Direct的时序模型，也就是不带有PLL的普通时序模型，这节重点介绍带有PLL的模型，在SDR采样模

Linest-5·2022-07-18 11:54

【Xilinx Vivado 时序分析/约束系列10】FPGA开发时序分析/约束-FPGA DDR-Direct接口的 input delay 约束优化方法

目录DDR采样简述第一种模型（不带PLL）实际操作总结约束实际工程顶层代码时钟约束inputdelay约束查看时序报告解决办法添加原语原语解释查看时序报告时序分析总结往期系列博客DDR采样简述在之前分析了SDR采样，也就是单边采样，接下来介绍DDR采样，也就是双边采样，在实验应用中，DDR采样也是很广泛的，比如CMOS、DRAM、ADC、千兆以太网等，都是DDR接口的，因此也需要去分析时序是否正确

Linest-5·2022-07-18 11:54

【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间

目录基本概念数据结束时间（Datafinishtime）时钟到达时间（Clockarrivaltime）保持时间门限保持时间余量（HoldSlack）往期系列博客：基本概念数据结束时间（Datafinishtime）之前解释了数据达到的时间，对于dataarrivaltime=Tclk1+Tco+Tdata而数据结束时间，按照时钟周期来看的话，数据结束的时间是数据达到的时间的下一个时钟，即data

Linest-5·2022-07-18 11:24

【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操

包含了汇总的信息量SourceClockPath：这部分是表示Tclk1的延时细节DataPath：数据路径的延时往期系列博客：建立工程在之前进行了时序分析的理论部分的学习，接下来就开始真正在实验工程去实操，看看在Vivado

Linest-5·2022-07-18 11:24

【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间

目录基本概念数据结束时间（Datafinishtime）保持时间门限保持时间余量（HoldSlack）基本概念数据结束时间（Datafinishtime）之前解释了数据达到的时间，对于dataarrivaltime=Tclk1+Tco+Tdata。而数据结束时间，按照时钟周期来看的话，数据结束的时间是数据达到的时间的下一个时钟，也就是datafinishtime=dataarrivaltime+T

Linest-5·2022-07-18 11:23

vivado xdc约束基础知识8：Vivado时序收敛的方法

来自：http://xilinx.eetrend.com/article/9547Vivado时序收敛的方法一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理的约束。

Times_poem·2022-07-18 11:53

【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析

在之前介绍的是FPGA内部的时序分析，包括以下几种情况寄存器与寄存器之间输入PAD（输入时钟）与寄存器之间寄存器与输出PAD（输出时钟）之间输入PAD（输入时钟）与输出PAD（输出时钟）现在就开始分析FPGA与外部的其他器件的连接的时序分析，也就是IO时序分析，如下图，数据由上游器件（源端）到下游器件（FPGA），上游器件提供数据，下游器件接收数据，因此分析的是输入的情况，FPGA这部分需要满足建

Linest-5·2022-07-18 11:53

【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析

目录基本概念建立时间保持时间时序分析的基本模型时间延时和数据延时时钟延时Tclk数据延时Tdata基本概念建立时间从下图可以看到，时钟会通过传输线传递到目的寄存器2的时钟端，数据会通过数据线，也可能是组合逻辑传递到目的寄存器的数据端，数据从寄存器1传递到寄存器2的过程中，图中蓝色的箭头为数据的发射沿，蓝色时钟上升沿通过采数据将数据发送出去，而红色箭头就是作为目的寄存器2的数据采样沿，按照基本的定义

Linest-5·2022-07-18 11:53

（08）Vivado时钟约束

（08）Vivado时钟约束1文章目录1）文章目录2）时序约束引言3）FPGA时序约束课程介绍4）Vivado时钟约束5）技术交流6）参考资料2时序约束引言1）什么是静态时序分析？

宁静致远dream·2022-07-18 11:22

FPGA：将FIFO封装成AXI接口的IP

前言目标：将一个模块封装成带有AXI接口的IP核，方便PL、PS之间数据高速通信正文在vivado中的图形化界面，使用赛灵思的官方IP核，就会发现，很多IP核都会用到AXI接口，那什么是接口，为什么要用接口呢

刘颜儿·2022-07-18 07:49

【FPGA教程案例27】通过Verilog实现双口RAM乒乓结构

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-17 10:25

【FPGA教程案例26】在FPGA中通过verilog来实现小数的基础运算

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-17 10:25

Verilog的系统任务----$readmemh和$readmemb

除了可以在仿真的任何时刻被执行使用外，根据综合工具的不同，也可以用来对RAM或者ROM进行初始化（Vivado支持）。

孤独的单刀·2022-07-16 10:58

FPGA开发常用软件的安装

Vivado软件的安装这篇博客里，我们一起去安装开发FPGA必备的软件包括：Vivado、Modelsim、Gvim，并附上详细的安装步骤和配套说明，正常来说安装配置好这些软件可能也需要花费2-3小时，

青青豌豆·2022-07-16 09:54

【FPGA教程案例22】基于FIFO核的可控任意长度延迟器设计

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-14 17:49

【FPGA教程案例15】基于vivado核的Cordic算法设计与实现

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-09 12:01

【FPGA教程案例13】基于vivado核的CIC滤波器设计与实现

MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22

fpga和matlab·2022-07-07 10:57

【FPGA教程案例14】基于vivado核的FIR滤波器设计与实现

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fpga和matlab·2022-07-07 10:57

【FPGA教程案例5】基于vivado核的ROM设计与实现

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fpga和matlab·2022-07-06 18:16

Xilinx Aurora 8B/10B IP核详解和仿真

XilinxAurora8B/10BIP核详解和仿真参考文献XilinXPG046Xilinx®LogiCORE™IPAurora8B/10B支持AXI4-Stream用户接口VIVADO为Aurora

weixin_43354598·2022-07-04 13:04

【FPGA教程案例8】基于verilog的分频器设计与实现

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fpga和matlab·2022-07-04 08:05

【FPGA教程案例7】基于verilog的计数器设计与实现

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fpga和matlab·2022-07-04 08:05

XILINX FIR IP 详解、Verilog 源码、Vivado 工程

本文链接：https://blog.csdn.net/qq_46621272/article/details/125292610XILINXFIRIP详解、Verilog源码、Vivado工程文章目录前言一

qq_708907433·2022-06-30 12:56

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Jie_MSD·2022-06-30 12:26

Xilinx_Vivado_2019.1下载和安装教程

一、vivado2019.1下载和安装教程1、首先要下载安装包，建议直接在Xilinx官网下载：https://www.xilinx.com/support/download.html。

FPGA@learner·2022-06-29 10:58

VCS工具的基本使用（一）

VCS是在linux下面用来进行仿真看波形的工具，类似于windows下面的modelsim以及questasim等工具，以及quartus、vivado仿真的操作。

jun_luo_yu·2022-06-29 10:57

Xilinx Vivado set *.svh as SystemVerilog Header

XilinxVivadodoesnotsupportsettingthefiletypeofafileasSystemVerilogHeadertillnow(version2021.2.1).Thisarticleassumesusing"Vivado"SyntaxCheckingforXilinxVivadoTextEditor.Import

Ayka·2022-06-28 19:36

Vivado 2021.2 Tcl Shell no appropriate Visual C++ redistributable error

InWindows11,startVivado2021.2TclShell:ERROR:ThishostdoesnothavetheappropriateMicrosoftVisualC++redistributablepackagesinstalled.Launchinginstaller

Ayka·2022-06-28 19:57

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Jie_MSD·2022-06-27 07:57

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怪都督·2022-06-13 07:39

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孤独的单刀·2022-06-09 12:07

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