VIVADO

vscode搭建Verilog HDL开发环境

应该没有多少人会使用Quartus和vivado这些软件自带的编辑器吧，原因在于这些编辑器效率很低，VerilogHDL代码格式比较固定，通常可以利用代码片段补全加快书写。
归一大师·2022-12-05 13:28

FPGA书籍推荐

好的书不在于多少，而在于能够取其精华去其糟粕，编者给大家推荐几本FPGA系列学习电子书籍，包括了CPLD/Verilog编程语言基础与设计，数字IC、基本逻辑、组合逻辑等基础电路，Vivado平台开发与调试
ltqshs·2022-12-05 13:26

FPGA书籍

1、XilinxFPGA权威设计指南  本书系统地介绍了Xilinx新一代集成开发环境Vivado2018的设计方法、设计流程和具体实现。  
归一大师·2022-12-05 13:54

Vivado HLS加速卷积层运算

本文主要针对计算密集型的卷积层，利用VivadoHLS工具对其在FPGA上的实现进行加速。2.Basicknowledge一个基本的卷积运算由6层for循环实现。如下面代码所示，从外向里的
happyday_gyx·2022-12-02 22:04

CNN FPGA加速器实现(小型)CNN FPGA加速器实现

参数量化后存储在片上ram，基于vivado开发。图一为工程结构图，提供基础的testbench，加速器输入存在
「已注销」·2022-12-02 22:02

CNN FPGA加速器实现(小型)CNN FPGA加速器实现(小型)

参数量化后存储在片上ram，基于vivado开发。图一为工程结构图，提供基础的testbench，加速器输入存在
「已注销」·2022-12-02 22:59

【小技巧】vivado编译时，提示149characters错误

在FPGA开发过程中，有的时候，我们的文件名非常长，会提示类似如下的问题：这个时候，不要慌，将你的文件夹的名字改端点，就不会有这个错误了。
fpga和matlab·2022-12-02 19:13

对话 | 2021赛灵思全球自适应计算挑战赛大数据分析获奖者-用硬件实现的哈希算法

自适应挑战赛2021赛灵思自适应计算挑战是一场含金量极高的国际性竞赛，是开发者综合运用AMD赛灵思的自适应计算平台与Vivado®ML、Vitis™统一软件平台和VitisAI开发环境，开发创新应用，解决现实问题的一次邀请赛
EDA365电子论坛·2022-12-02 16:49

【正点原子FPGA连载】 第四章Vivado软件的安装和使用 摘自【正点原子】DFZU2EG/4EV MPSoC 之FPGA开发指南V1.0

id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第四章Vivado软件的安装和使用VivadoDesignSuite
正点原子·2022-12-01 12:05

Vitis 软件平台安装

Vitis软件平台还包含Vivado®DesignSuite用于在目标器件上实现内核，并用于开发定制硬件平台。此处列出的部分要求仅适用于软件加速功能，不适用于嵌入式软件开发功能。
芯选·2022-11-30 08:23

订阅FPGA学习教程+入门100例/Matlab学习教程+入门100例,并赠送两套博客的代码案例

本博客所有博文所对应的MATLAB代码、FPGA代码均由MATLAB、Quartusii、Vivado、Simulink、SystemGenerator等工具开发完成，所以案例均可以运行使用。
fpga和matlab·2022-11-30 07:51

Verilog学习 | 数字下变频与脉冲压缩的综合仿真与硬件实现

DirectDigitalController,DDC）2.2脉冲压缩（PulseCompression,PC）三、基于MATLAB的仿真实现3.1回波信号的产生3.2数字下变频3.3脉冲压缩3.4仿真结果四、基于Vivado
XD_MaoHai·2022-11-30 00:44

Verilog学习 | 基于vivado平台的DDS、FIR、FFT核的综合学习使用

目录一、自我介绍二、学习任务及内容三、工程实现3.1创建工程文件以及fir顶层文件3.2生成正弦波模块的文件编写与DDS核的例化（1）编写生成1MHz正弦波模块文件如下：（2）编写生成10MHz正弦波模块文件如下：3.3FIR核例化（1）利用MATLAB设计FIR滤波器（2）设计FIR核3.4FFT核例化（1）编写对叠加信号xin进行频响分析的文件（2）编写对滤波后信号fir_out进行频响分析的
XD_MaoHai·2022-11-30 00:44

Xilinx Vitis学习-ug1393

2022年-吴建明wujianming-博客园xilinx:xilinx推出了针对ACAP自适应加速卡的设计流程机器学习和数据科学-VersalACAP设计流程还有开发环境Vitis，以前我们熟悉的是Vivado
元气少女缘结神·2022-11-29 09:53

蜂鸟E203开源RISC—V（DDR200T的坑）

我运行gpio这个程序的时候，已经通过vivado利用hbird里的.mcs烧录到ddr200t开发板里了，但是在ide里我的core：还是只有N205，没有e203------------------
托马斯韦德·2022-11-28 09:08

时序约束优先级_Vivado工程经验与各种时序约束技巧分享

FOGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，也希望FPGAer能给出
牡丹一抹红·2022-11-28 07:37

手把手教你在FPGA上移植NVDLA+Tengine并且跑通任意神经网络（1）

模型部署过程简介1.4项目目标二.NVDLA硬件移植以及验证2.1硬件平台选择2.2RTL代码生成2.2.1什么是docker2.2.2用docker构建NVDLA硬件环境2.3IP核封装2.3.1新建VIVADO
仝佳轩666·2022-11-27 07:52

最详细的Vivado安装教程

Vivado安装教程详细版{\color{Red}Vivado安装教程详细版}Vivado安装教程详细版Vivado安装教程详细版{\color{Red}Vivado安装教程详细版}Vivado安装教程详细版
唐三.·2022-11-25 14:25

Vivado安装—Xilinx design tool already exists for 2019.1,specify a different program program group entr

Vivado重新安装出现问题？{\color{Red}Vivado重新安装出现问题？}Vivado重新安装出现问题？Vivado重新安装出现问题？
唐三.·2022-11-25 14:55

Vivado中FFT IP核的使用

FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音频编码、频谱分析、雷达信号脉冲压缩等数字信号处理领域。FFT的鲜明特征之一是计算离散傅里叶变换（DFT）的高效算法，把计算N点DFT的乘法运算量从N2次降低到N/2*log2N次。而采用FPGA实现FFT的缘由在于：FPGA具有并行处理、流水线处理、易编程、片上资源丰富等方面特
LuBake·2022-11-25 05:34

FPGA — BRAM学习笔记—读写操作

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGABRAM笔记BRAM介绍同步双端口BRAMBRAM读写操作(1)读操作(2)写操作(3)写模式写优先模式读优先模式不变模式双端口块内存接口
unique_ZRF·2022-11-24 14:59

EGO1—使用8选1数据选择器实现四输入逻辑函数 f=∑wxyz(1,3,6,7,11,13,14)

数字设计FPGA应用，第三章组合逻辑设计和VIVADO进阶，课程设计性质的作业题2第二题：再建一个工程，调用该IP核实现4输入逻辑函数f=∑wxyz（1,3,6,7,11,13,14）。
unique_ZRF·2022-11-24 14:29

EGO1—实现拨码开关控制数码管显示数值

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA实现功能16个拨码开关，每两个控制一个数码管的数值变化开发板配置七段数码管数码管为共阴极数码管
unique_ZRF·2022-11-24 14:29

EGO1—通用按键

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA功能描述及分析五个按键，S4—S0，按下按键，led灯亮，数码管显示一个数字，松开按键，led
unique_ZRF·2022-11-24 14:29

vivado实现cameralink接口

直接使用selectIO的IP核，选择interfacetemplate为Cameralinkreceiver或者cameralinktransmitter，IOstandard选择LVDS25或者LVDS，注意，LVDS实际指的是LVDS18，如果要用HPbank，那么就要选择LVDS18。++++++++++++++++++++++++++++XAPP585提供了一套代码，可以参考。注意PER
Huskar_Liu·2022-11-24 09:45

vivado 仿真波形出不来显示“XXX”的问题

在做仿真的时候发现计数器显示XXX的状态，检查源代码，没有给初始值，加上初始值，再仿真即可至于为何上板子调试没出问题，功能显示正常，是因为板子上会自动加载0或1的值
老王学FPGA·2022-11-24 09:44

ZYNQ 串口打印输出——FPGA Vitis篇

文章目录1.Vivado工程的建立2.Vitis（SDK）工程的建立和调试3.下载程序至开发板4.工程源码下载ZYNQ芯片主要由PS端（ARM处理器）和PL端（FPGA逻辑单元）组成，因此ZYNQ芯片结合了
BIGMAC_1017·2022-11-24 00:36

ZYNQ图像处理(1)——vdma_hdmi显示环境搭建

我用的是ZYNQ7010，vivado是2018.3
树叶~·2022-11-24 00:04

CNN复现系列一：基于zcu102的yolov2(part4:sdk部分)

文章导航：CNN复现系列一：基于zcu102的yolov2(part1:HLS部分)CNN复现系列一：基于zcu102的yolov2(part2:vivado部分)CNN复现系列一：基于zcu102的yolov2
robot.zhoy·2022-11-23 12:25

Vivado联合modelsim仿真卡在executing analysis and compilation step阶段

vivado使用modelsim仿真老是会有问题，我每次都会单纯在验证到底是哪个工具的问题上花好几天时间，总结下来几个点。首先，如果一直卡住，那一定是有问题，不用再等了。
坚持每天写程序·2022-11-22 21:11

FPGA | RAM IP端口输出延迟问题解决

Vivado中调用RAMIP，端口输出有延迟版本器件VersionVivado2021.2ZYNQ7020问题描述ram_wea信号拉低后，RAM读出数据有两个时钟的延迟解决方式在Summary中可以看到端口的读出延迟
一只殿鹿·2022-11-21 11:21

FPGA | Vivado 查看最大工作频率（Fmax）

Vivado通过TimingSummaryReport查看Fmax问题描述论文或者技术文档中经常出现Fmax参数，但在Vivado的TimingSummaryReport中无法直接找到。
一只殿鹿·2022-11-21 11:51

FPGA HLS 基于stream的池化单元 Vivado电路综合&zynq主机程序

新建工程和快设计，添加zynqaxi-stream接口，需要dma，添加dmaIP将dma的ddr与zynq相连，例如都脸上HP0添加HP0AXI_MM2S和AXI_S2MM都连上HP0添加pool模块，将AXIS_MM2S与stream_in相连，AXIS_S2MM与stream_out相连验证与位宽设置原因，位宽不匹配，dma的位宽32，但是pool接受的是128更改位宽位128更改计数器位宽
xiongyuqing·2022-11-20 21:20

Tcl语言入门（一）基本知识

之前看过一个华为tcl的手册，看过数字集成电路静态时序分析这门课，加上在时序分析中用过一些，趁着双十一买了高亚军老师新出的《vivado/Tcl零基础入门与案例实战》。
jun_luo_yu·2022-11-20 20:50

基于vivado的FPGA开发流程图解笔记（附小梅哥讲解视频）

视频链接：【零基础轻松学习FPGA】小梅哥XilinxFPGA基础入门到项目应用培训教程_哔哩哔哩_bilibili图解笔记简单易懂:
Aubrey_.·2022-11-20 19:51

ZYNQ7045从flash启动linux

1.准备工具自行安装linux版本的vivado,和xilinx开发环境。
Yan_uuu·2022-11-19 20:03

vivado&matlab图像算法仿真

1介绍fpga实现图像算法处理模块，应先进行模块仿真，仿真时会用到txt文件作为数据转存介质，图像输入源来自txt文件，fpga处理后得到的图像数据保存到txt。matlab将待处理图像转存成txt文件，将fpga处理的图像txt文件恢复成图片，便于观看；matlab也可以进行算法设计仿真。2功能matlab实现图像与txt之间转换，包括读写txt，读写显示图片。matlab实现图像算法设计。vi
Yml&embedded·2022-11-19 07:20

ZC706+petalinux+vivado最小系统建立实践

1.首先搭建硬件环境（导出hdf文件）1）进入vivado工程选择合适的板子型号，题主的板卡是zc706,芯片型号如下：2）创建IPdesign3）本文硬件上，将在ZYNQProcessingsystem
仝佳轩666·2022-11-19 03:10

vivado 2019_1 安装 遇到的问题

1.重装后注册表没有被删除干净，这里要到C盘找到XilinxDesignTools进行卸载2.在Finallprocessing部分进度条一直不动，看下面博客：finalprocessing安装过慢
仝佳轩666·2022-11-19 03:40

cpu设计和实现（iverilog工具）

大家熟知的modelsim、quartus和vivado都可以用来编写的。
嵌入式-老费·2022-11-17 14:20

猿创征文｜宝藏工具篇｜数字芯片设计，嵌入式开发，人工智能｜没我可以，没你不行！

引言1.XilinxVivadoSDK2.PyCharm3.Matlab4.GVim&&Sublime&&Notepad++5.WavedromEditor6.BeyondCompare7.MicrosoftVisio8
新芯设计·2022-11-14 07:45

ps读写ddr3里面的数据 zynq_DDR3读写数据调试

本文对XilinxVivado中提供的DDR3控制器IP核模块进行例化，实现基本的DDR3读写操作。并使用在线逻辑分析仪查看有规律变化的DDR3数据读写时序。
weixin_39551993·2022-11-10 13:43

AXI-Stream-Interconnect 学习及仿真

学习环境win1064bitvivado2016.4modelsim10.6dKC705开发板学习目的1）理解AXI-Stream-interconnect用法。
zzyaoguai·2022-11-09 19:04

Vivado时序约束之—— set_max_delay、set_min_dealy（最大最小延迟约束）

set_max_delay、set_min_delay（最大、最小延迟约束）1.set_max_delay、set_min_delay约束的目的最大最小延迟约束主要是为了解决异步信号之间的时序路径进行时序约束的问题。最大延迟约束（set_max_delay）将默认覆盖建立时间分析中的最大路径延迟；最小延迟约束（set_min_delay）将默认覆盖保持时间分析中的最小路径延迟。所谓的最大、最小延迟
CWNULT·2022-11-05 12:48

Ultra96-V2入门使用(裸机)

风间琉璃版权:本文由【风间琉璃】原创、在CSDN首发、需要转载请联系博主如果文章对你有帮助、欢迎关注、点赞、收藏(一键三连)和订阅专栏哦目录目录一、Ultra96-V2开发板介绍二、开发板文件配置三、vivado
风间琉璃•·2022-11-03 13:02

ZYNQ HDMI输出实验——FPGA Vitis篇

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录1.前言1.1HDMI介绍1.2TMDS介绍1.3HDMI传输周期2.Vivado工程的编写3.Vitis工程的编写A.工程源码下载
BIGMAC_1017·2022-10-25 07:24

ZYNQ从vitis生成linux系统编译启动文件

一，vivado到vitis流程ZYNQMPSoC芯片的特点是，需要fsbl来引导uboot。fsbl全称为FirstStageBootLoader，是用户可以接触到的最早的启动部分。
寒听雪落·2022-10-25 07:53

vivado SDK不连串口打印信息的操作方法

vivadoSDKPS端串口常用来打印信息进行程序调试，如果我们没有串口线，或者计算机系统没有usb转串口芯片驱动咋办？接着看：
9527华安·2022-10-25 07:20

浅谈FPGA网络PHY芯片RTL8211FD的配置和简单使用

板子：米联客的MA703FA（A7-35T板子）；参考例程：正点原子达芬奇开发板例程；IDE：vivado2020.2；具体的原理啥的建议去看正点原子的文档吧，讲得很好，但原子的例程感觉不贴近实际项目，
9527华安·2022-10-25 07:50

FPGA利用Video Mixer IP实现视频叠加，送4套工程源码并详解

一路视频叠加输出5.工程2：两路视频叠加输出6.工程3：四路视频叠加输出7.工程4：四路视频叠加优化输出8.福利：工程源码获取1.VideoMixerIP简介VideoMixerIP是OSD的升级版，vivado2019.1
9527华安·2022-10-25 07:50
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