E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
Verilog初级教程
【FPGA & Modsim】数字时钟
3、使用
Verilog
HD
去追远风
·
2024-01-16 10:39
FPGA学习记录
fpga开发
【FPGA & Modsim】序列检测
实验步骤：1、在数字逻辑集成开发环境中新建一个序列检测器工程；2、编写
Verilog
HDL源程序
去追远风
·
2024-01-16 10:39
fpga开发
【FPGA &
Verilog
】4bitBCD码加法器+7段数码管
顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风
·
2024-01-16 10:09
FPGA学习记录
fpga开发
「HDLBits题解」Popcount255
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Popcount255-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Adder100i
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Adder100i-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Ringer
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Ringer-HDLBitsmoduletop_module(inputring
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Bcdadd100
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Bcdadd100-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:22
HDLBits
题解
Verilog
verilog
中的除法运算/
先来看定义为常量的除法当除数不为整数时，看其运算结果。1.testbench2.仿真结果可见，7/2=3.5，实际输出为整数3.div=1再看变量的除法100/4=2525/3=8小数部位省略
纯小白～
·
2024-01-15 17:08
verilog
FPGA流水线除法器（
Verilog
）原理及实现
FPGA流水线除法器（
Verilog
）原理及实现流水线除法器原理 除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。
锅巴不加盐
·
2024-01-15 17:07
FPGA学习
fpga开发
verilog
实现除法器运算
verilog
实现除法器运算本文通过
verilog
实现了一个位宽参数可配置的除法运算模块1，设计思路我们要计算a_data/b_data=div_data----remain_data;确定位宽：若a_data
皮皮宽
·
2024-01-15 17:06
数字ＩＣ设计
fpga开发
数字电路设计
基于
verilog
的除法器的实现
本文应该是目前全网最通俗易懂，而且比较全面的用
verilog
实现除法器的文章。首先说明一下本文的探讨的重点。我们首先从整数的除法开始讲起，然后慢慢延伸到小数的除法，和负数的除法。
小林家的龙小年
·
2024-01-15 17:32
fpga开发
算法
牛客
Verilog
刷题__01 四选一多路选择器
牛客
Verilog
刷题__01四选一多路选择器1题目概述描述制作一个四选一的多路选择器，要求输出定义上为线网类型状态转换：d011d110d201d300信号示意图：输入描述：输入信号d1,d2,d3,
爱折腾的张Sir
·
2024-01-15 14:08
FPGA
fpga
perl
【
Verilog
】HDLBits题解——Circuits/Sequential Logic
SequentialLogicLatchesandFlip-FlopsDflip-flop题目链接moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsinputd,outputregq);////Useaclockedalwaysblock//copydtoqateverypositiveedgeofclk//Clockedal
wjh776a68
·
2024-01-15 14:05
#
Verilog入门
verilog
HDLBits
fpga
【
Verilog
】HDLBits题解——
Verilog
Language
BasicsSimplewire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleFourwires题目链接moduletop_module(inputa,b,c,outputw,x,y,z);assignw=a;assignx=b;assigny=b;assignz=c;endmoduleInverter题目链接modul
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
HDLBits
Verilog
题解
【
Verilog
】HDLBits题解——Circuits/Combinational Logic
CombinationalLogicBasicGatesWire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleGND题目链接moduletop_module(outputout);assignout=0;endmoduleNOR题目链接moduletop_module(inputin1,inputin2,outputou
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
Verilog
HDLBits
题解
【
Verilog
】HDLBits题解——Verification: Writing Testbenches
Clock题目链接moduletop_module();regclk;initialbeginclk=0;forever#5clk=~clk;enddutdut_inst(.clk(clk));endmoduleTestbench1题目链接moduletop_module(outputregA,outputregB);////generateinputpatternshereinitialbegi
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
verilog
HDLBits
fpga
「HDLBits题解」Always casez
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwayscasez-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:03
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always nolatches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysnolatches-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:03
HDLBits
题解
Verilog
「HDLBits题解」Module cseladd
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Modulecseladd-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-15 14:33
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always case
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwayscase-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:33
HDLBits
题解
Verilog
「HDLBits题解」Always case2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwayscase2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:28
HDLBits
题解
fpga开发
Verilog
开源IC设计工具
原文链接：https://www.asic-world.com/
verilog
/tools.htmlSimulators
Verilog
-XL:Thisisthemoststandardsimulatorinthemarket
sunvally
·
2024-01-15 09:16
ic
tools
Verilog
基础语法合集
模块定义：module模块名(输入,输出) endmodule;信号声明：wire/reg信号名;输入声明：input信号名;输出声明：output信号名;内部寄存器声明：reg信号名;连接声明：assign信号名=表达式;注释：//注释内容多行注释：/*注释内容*/位宽指定：[位宽-1:0]信号名;立即赋值：信号名=值;常量定义：parameter常量名=值;时钟信号：always@(posed
伊宇韵
·
2024-01-14 15:34
fpga开发
ZYNQ学习笔记（三）---Xilinx软件工具介绍与FPGA开发流程
由于我之前也没有接触过这类芯片，对FPGA以及
Verilog
HDL语言也只有一些粗浅的了解，我也是摸着石头过河，慢慢来。
Zhou1f_SUDA
·
2024-01-14 15:32
fpga
arm
【学习】FPGA
verilog
编程使用vscode，资源占用多 卡顿 卡死 内存占用多解决方案
问题描述FPGA
verilog
编程使用vscode，资源占用多卡顿卡死内存占用多解决方案。32G内存，动不动就暂用50%！！
神仙约架
·
2024-01-14 06:06
xilinx
fpga开发
学习
vscode
卡顿
Verilog
语法——2.模块例化、运算符
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化，即将项目不断拆分成次级功能模块
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——4.
Verilog
工程模板、相应规范再强调
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.
Verilog
工程模板、相应规范4.1
Verilog
工程模板4.1.1设计模块模板
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——5.测试文件
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】5.测试文件5.1认识测试文件（testbench）testbench是一种验证的手段
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——3.模块设计实战
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】3模块设计实战3.1简单模块设计3.1.1需要实现的简单模块示例3.1.2简单模块实现代码写法一
鸥梨菌Honevid
·
2024-01-13 22:15
FPGA
fpga开发
《GreenPlum系列》GreenPlum
初级教程
-03GreenPlum系统管理
文章目录第三章GreenPlum系统管理1.关于GreenPlum数据库发布版本号2.启动和停止GreenPlum数据库2.1启动数据库2.2重启数据库2.3仅重新载入配置文件更改2.4停止GreenPlum数据库2.5停止客户端进程3.GreenPlum数据库状态查询4.访问GreenPlum数据库4.1数据库会话参数4.2支持客户端应用4.3psql连接4.4常见的连接问题第三章GreenPl
DATA数据猿
·
2024-01-13 16:13
Greenplum
数据库
greenplum
postgresql
Verilog
和 System
Verilog
的区别
当谈到VLSI设计和数字电路建模时，
verilog
和system
verilog
是两种常用的硬件描述语言。这些HDL在VLSI设计中用于描述电子电路的行为和结构。
疯狂的泰码君
·
2024-01-13 14:44
FPGA
Verilog
Verilog
FPGA高端项目：纯
verilog
的 25G-UDP 高速协议栈，提供工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTY--10GBASE-R*协议使用1G/2.5GEthernetPCS/PMAorSGMII使用25G-
9527华安
·
2024-01-13 11:55
FPGA
GT
高速接口
菜鸟FPGA以太网专题
fpga开发
5G
udp
verilog
网络通信
「HDLBits题解」Always if
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysif-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:01
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock1
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysblock1-HDLBits/synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:31
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Module addsub
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Moduleaddsub-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-13 10:30
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysblock2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:56
HDLBits
题解
fpga开发
Verilog
vcs -xprop的理解
一、vcs-xprop简介https://www.synopsys.com/zh-cn/verification/simulation/vcs-xprop.html
Verilog
和VHDL常用于数字设计建模
Num One
·
2024-01-13 09:10
EDA
[Synopsys][vcs工具] vcs_xprop 学习
参考原始数据来源synopsys官方地址一.VCSXprop1.目的：提高X相关仿真和调试的效率
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。
那么菜
·
2024-01-13 09:36
VCS
杂记
fpga开发
xprop仿真选项对RTL X态传播的影响
对于这个选项，synopsys给出的解释是：“
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。然而，某些RTL仿真语义不足以准确地为硬件行为建模。
尼德兰的喵
·
2024-01-13 09:05
芯片前端设计
EDA工具使用笔记
芯片前端验证
verilog
verilog
不定态(X态)传播
verilog
语法中ifelse和case语句是不能传递x态的。
geter_CS
·
2024-01-13 09:05
设计
验证
verilog
[vcs] x-propagation flow
背景
Verilog
提供了四种状态来模拟实际电路的电平状态，1，0，x，z在整个设计流程，包含了Simulation，综合，LEC等不同阶段对X态的解释不尽相同。
江左嘻哈说
·
2024-01-13 09:34
vcs使用技巧
vcs
自助点餐机
Verilog
代码远程云端平台Quartus
名称：自助点餐机
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：自助点餐机设计，商品分为7、9、14元三种套餐，并且只接受5、10元两种面值的纸币:可以一次点多份
FPGA代码库
·
2024-01-13 04:28
fpga开发
服务员呼叫器
Verilog
代码远程云端平台Quartus
名称：服务员呼叫器
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：1.设计内容和要求(包括设计内容、主要指标与技术参数)设计内容:基于FPGA的服务员呼叫器的设计
FPGA代码库
·
2024-01-13 04:28
fpga开发
vivado数字密码锁
verilog
带详细设计报告ego1开发板验证
名称：vivado数字密码锁
verilog
带详细设计报告ego1开发板验证软件：VIVADO语言：
Verilog
代码功能：1.设计一个开锁密码至少为4位数字的密码锁2.当开锁按键开关（可设置为8位或更多
FPGA代码库
·
2024-01-13 04:58
fpga开发
设计报告
ego1
密码锁
verilog
4人竞赛数字抢答器vivado软件
verilog
代码ego1开发板
名称：4人竞赛数字抢答器vivado软件
verilog
代码ego1开发板软件：VIVADO语言：
Verilog
代码功能：数字抢答器的设计任务说明:设计一个可供4人竞赛的数字抢答器。
FPGA代码库
·
2024-01-13 04:58
fpga开发
抢答器
verilog
vivado
ego1
电子计时器
Verilog
代码远程云端平台Quartus
名称：电子计时器
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：电子计时器要求同时可以用一个开关控制来记录三组时间并显示；三组记录时间通过各自的开关可以控制其暂停和开始数码管显示计时时间本代码已在远程云端平台验证
FPGA代码库
·
2024-01-13 04:58
fpga开发
vivado交通灯设计
verilog
代码ego1板红绿灯时间可修改
名称：vivado交通灯设计
verilog
代码ego1板红绿灯时间可修改软件：VIVADO语言：
Verilog
代码功能：十字路口红绿灯设计；1、每次通行时间可在0-99秒内设定，可以通过按键修改通行时间
FPGA代码库
·
2024-01-13 04:57
fpga开发
ego1
交通灯
vivado
verilog
竞赛抢答器4路抢答器
verilog
，仿真视频、代码、AX301开发板
名称：数字式竞赛抢答器设计4路抢答器
verilog
软件：Quartus语言：
Verilog
代码功能：数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器。
FPGA代码库
·
2024-01-13 04:27
fpga开发
地铁售票设计
Verilog
代码AX301开发板Quartus
名称：Quartus地铁售票设计
Verilog
代码AX301开发板软件：Quartus语言：
Verilog
代码功能：主要内容:1选择1号或者2号地铁线,每条线都有3元,4元,5元二种票价2选择买张或者两张
FPGA代码库
·
2024-01-13 04:26
fpga开发
编译开源软件vtr-
verilog
-to-routing遇到的一点问题
vtr-
verilog
-to-routing介绍
Verilog
-to-Routing（VTR）项目是一个全球性的合作项目，旨在提供一个开源框架，用于进行FPGA架构和CAD研究和开发。
从此不归路
·
2024-01-13 02:57
C++
EDA
FPGA
fpga开发
c++
上一页
3
4
5
6
7
8
9
10
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他