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Verilog学习日志
Verilog
刷题笔记4
题目:Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法:moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记
·
2024-01-18 06:39
笔记
Verilog
刷题笔记17
题目:Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记
·
2024-01-18 06:02
笔记
fpga开发
UVM的guideline
UVM库是类的集合,它通过提供如何使用System
Verilog
中的功能结构,使System
Verilog
语言使用起来更为通用顺畅。然而,在许多情况下,UVM提供多种机制来完成相同的工作。
谷公子的藏经阁
·
2024-01-18 04:03
UVM
Mentor
指导手册
systemverilog
芯片
verilog
编程题
verilog
编程题文章目录
verilog
编程题序列检测电路(状态机实现)分频电路计数器译码器选择器加减器触发器寄存器序列检测电路(状态机实现)moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江
·
2024-01-17 10:35
期末
fpga开发
【FPGA/
verilog
-入门学习17】vivado 实现串口自发自收程序
1,需求PC使用串口助手给FPGA板发送9600波特率的数据,FPGA板接收到数据后,回复同样的数据给PC2,需求分析按模块可以划分为:rx接收模块,将输入的8位并行rx数据转换成[7:0]rx_data信号,当数据接收完成后,同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块,当rx接收到数据时,给一个start信号给波特率时钟产生模块,由bsp时钟产
王者时代
·
2024-01-17 10:31
verilog
&FPGA
fpga开发
我看不上60分,然而……我连60分也做不到!
于是,我给了一个锦囊妙计(节选如下):•很简单,每天听课+写
学习日志
!•重要的事,再说一次:很简单,每天听课+写
学习日志
!•-有时间在这里抱怨“我想成为精时力的专家”“我有拖延”,不如写一篇
学习日志
。
精时力崔律
·
2024-01-17 05:31
1.13一周固定复盘
1.7【精时力
学习日志
】本训练营:崔律PDCA复盘践行营(初级)今日主题:1-4D·实施&结果学习日期:2021年1月7日1、[我学]我在课程中的收获:复盘是为了防止出现的错误再次出现。
7f7cd8cff486
·
2024-01-16 23:33
FPGA四选一的多路选择器(用三元运算符?:解决)
例如,在
Verilog
中,条件运算符?:可以用于if-else语句的简写形式。它的一般语法格式如下:表达式?结果1:结果2如果表达式为真,则结果为结果1;否则结果为结果2。
我来挖坑啦
·
2024-01-16 22:52
fpga开发
【FPGA & Modsim】 抢答器设计
实验步骤:1、在数字逻辑集成开发环境中新建一个抢答器工程;2、编写
Verilog
HDL源程序;3、编译和
去追远风
·
2024-01-16 18:09
FPGA学习记录
fpga开发
5.3
Verilog
带参数例化
5.3
Verilog
带参数例化分类
Verilog
教程关键词:defparam,参数,例化,ram当一个模块被另一个模块引用例化时,高层模块可以对低层模块的参数值进行改写。
lbaihao
·
2024-01-16 18:38
verilog
fpga开发
【驻村】罗旭东4月1日
学习日志
1.早晨5点起床,5点20签到传家书6点读书2.背诗词唱歌3.练字今天和妈妈去看了大婆婆,听说她在爬梯子的时候摔伤了,她是我奶奶的好朋友,小时候经常给我吃的,很喜欢我,我这次看到她已经有一年多没见了,感觉她好像又苍老了一些,我和她说话她都有一些听不太清,但是不影响我们的链接,妈妈和她说,既然摔伤了就要心平气和,已经发生的事情,生气也没用,静心养神,生体就好的快,我们和她聊了一会儿,告诉她有时间就来
星辰_8314
·
2024-01-16 17:45
Zynq7020 使用 Video Processing Subsystem 实现图像缩放
目前市面上主流的FPGA图像缩放方案如下:1:Xilinx的HLS方案,该方案简单,易于实现,但只能用于Xilinx自家的FPGA;2:非纯
Verilog
方案,大部分代码使用
Verilog
实现,但中间的
攻城狮Wayne
·
2024-01-16 12:17
fpga开发
基于FPGA的UART多字节环回实验
verilog
代码(含帧头帧尾和解码部分)
采用VIVADO开发环境,频率50MHz,波特率256000,8位数据位,1位停止位。串口接收程序源自正点原子的例程。带仿真工程,数据帧格式如下图:发送数据为:aaff03000E03B186100040011100000000000000110000000000111155CC效果如图:仿真效果图:参考以下文章和视频:FPGA串口多字节收发_哔哩哔哩_bilibiliFPGA串口多字节接收、解码
芯想是陈
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2024-01-16 10:10
FPGA
fpga开发
Verilog
语法——6.测试文件使用for和random语句进行赋值
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求:涉及到
鸥梨菌Honevid
·
2024-01-16 10:09
FPGA
fpga开发
【FPGA & Modsim】数字时钟
3、使用
Verilog
HD
去追远风
·
2024-01-16 10:39
FPGA学习记录
fpga开发
【FPGA & Modsim】序列检测
实验步骤:1、在数字逻辑集成开发环境中新建一个序列检测器工程;2、编写
Verilog
HDL源程序
去追远风
·
2024-01-16 10:39
fpga开发
【FPGA &
Verilog
】4bitBCD码加法器+7段数码管
顶层文件:moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风
·
2024-01-16 10:09
FPGA学习记录
fpga开发
No.284 快速学习新领域知识的工具3-
学习日志
快速学习的最后一个小工具是撰写
学习日志
,虽然普通,用好了可以发挥很大的作用。写
学习日志
的好处
学习日志
是对概念、基本理论初步理解和具体理解的成果记录。
蒙娜丽莎2021
·
2024-01-16 05:14
「HDLBits题解」Popcount255
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Popcount255-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Adder100i
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Adder100i-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Ringer
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Ringer-HDLBitsmoduletop_module(inputring
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Bcdadd100
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Bcdadd100-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:22
HDLBits
题解
Verilog
学习日志
-2.5 【睡眠】睡眠心理-20201009
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:2-5【睡眠】睡眠心理学习日期:2020年10月9日1、[进步]我今天在课程中的收获:1.1温故(1)在暖场日志中看到了以前同一队的
幻雪美美哒
·
2024-01-15 18:52
verilog
中的除法运算/
先来看定义为常量的除法当除数不为整数时,看其运算结果。1.testbench2.仿真结果可见,7/2=3.5,实际输出为整数3.div=1再看变量的除法100/4=2525/3=8小数部位省略
纯小白~
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2024-01-15 17:08
verilog
FPGA流水线除法器(
Verilog
)原理及实现
FPGA流水线除法器(
Verilog
)原理及实现流水线除法器原理 除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。
锅巴不加盐
·
2024-01-15 17:07
FPGA学习
fpga开发
verilog
实现除法器运算
verilog
实现除法器运算本文通过
verilog
实现了一个位宽参数可配置的除法运算模块1,设计思路我们要计算a_data/b_data=div_data----remain_data;确定位宽:若a_data
皮皮宽
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2024-01-15 17:06
数字IC设计
fpga开发
数字电路设计
基于
verilog
的除法器的实现
本文应该是目前全网最通俗易懂,而且比较全面的用
verilog
实现除法器的文章。首先说明一下本文的探讨的重点。我们首先从整数的除法开始讲起,然后慢慢延伸到小数的除法,和负数的除法。
小林家的龙小年
·
2024-01-15 17:32
fpga开发
算法
牛客
Verilog
刷题__01 四选一多路选择器
牛客
Verilog
刷题__01四选一多路选择器1题目概述描述制作一个四选一的多路选择器,要求输出定义上为线网类型状态转换:d011d110d201d300信号示意图:输入描述:输入信号d1,d2,d3,
爱折腾的张Sir
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2024-01-15 14:08
FPGA
fpga
perl
2022-01-03大数据
学习日志
——Hadoop离线阶段——Hadoop MapReduce、YARN、HA
学习目标理解分布式计算分而治之的思想学会提交MapReduce程序掌握MapReduce执行流程掌握YARN功能与架构组件掌握程序提交YARN交互流程理解YARN调度策略掌握HadoopHA实现原理内容大纲#1、初识MapReduceMapReduce背后的思想先分再合,分而治之MapReduce设计构思官方MapReduce示例MapReducePython接口#2、MapReduce基本原理整
王络不稳定
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2024-01-15 14:37
mapreduce
hadoop
yarn
【
Verilog
】HDLBits题解——Circuits/Sequential Logic
SequentialLogicLatchesandFlip-FlopsDflip-flop题目链接moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsinputd,outputregq);////Useaclockedalwaysblock//copydtoqateverypositiveedgeofclk//Clockedal
wjh776a68
·
2024-01-15 14:05
#
Verilog入门
verilog
HDLBits
fpga
【
Verilog
】HDLBits题解——
Verilog
Language
BasicsSimplewire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleFourwires题目链接moduletop_module(inputa,b,c,outputw,x,y,z);assignw=a;assignx=b;assigny=b;assignz=c;endmoduleInverter题目链接modul
wjh776a68
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2024-01-15 14:35
#
Verilog入门
HDLBits
Verilog
题解
【
Verilog
】HDLBits题解——Circuits/Combinational Logic
CombinationalLogicBasicGatesWire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleGND题目链接moduletop_module(outputout);assignout=0;endmoduleNOR题目链接moduletop_module(inputin1,inputin2,outputou
wjh776a68
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2024-01-15 14:35
#
Verilog入门
Verilog
HDLBits
题解
【
Verilog
】HDLBits题解——Verification: Writing Testbenches
Clock题目链接moduletop_module();regclk;initialbeginclk=0;forever#5clk=~clk;enddutdut_inst(.clk(clk));endmoduleTestbench1题目链接moduletop_module(outputregA,outputregB);////generateinputpatternshereinitialbegi
wjh776a68
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2024-01-15 14:35
#
Verilog入门
verilog
HDLBits
fpga
「HDLBits题解」Always casez
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscasez-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
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2024-01-15 14:03
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always nolatches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwaysnolatches-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:03
HDLBits
题解
Verilog
「HDLBits题解」Module cseladd
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Modulecseladd-HDLBitsmoduletop_module
UESTC_KS
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2024-01-15 14:33
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always case
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscase-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:33
HDLBits
题解
Verilog
「HDLBits题解」Always case2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscase2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:28
HDLBits
题解
fpga开发
Verilog
20200106·精时力学院·日清单(入门)
【
学习日志
】本期主题:精时力学院·日清单(入门)今日主题:1.5日清单桌面工具学习日期:2020年1月6日这是我的第【3】次学习。1.
迷猴桃sally
·
2024-01-15 11:34
2021-03-10主题:1-3 (学前)选择你喜欢的好老师
【精时力
学习日志
】本训练营:10倍赚回培训费·学习力营今日主题:1-3(学前)选择你喜欢的好老师学习日期:2021年3月10日1、[收]我在课程里的收获(我学/崔律说+我思+正反栗子+我行):【我学】冒号标点的使用
张晶_fbd3
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2024-01-15 11:57
开源IC设计工具
原文链接:https://www.asic-world.com/
verilog
/tools.htmlSimulators
Verilog
-XL:Thisisthemoststandardsimulatorinthemarket
sunvally
·
2024-01-15 09:16
ic
tools
学习日志
-早起营1.1 认识睡眠周期-20200511
【精时力
学习日志
】本训练营:5月早起营今日主题:1-1认识睡眠周期学习日期:2020年5月11日1.[复盘]我在课程中的收获:1.1温故(1)@武南:磨刀不误砍柴工。
幻雪美美哒
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2024-01-15 04:26
2019-10-17【DAY40】#崔律100天精时力训练营6.4# - 草稿
#崔律100天精时力训练营6.4#这是2019年10月17日之的
学习日志
。1.
s萤火虫之光
·
2024-01-14 18:11
Verilog
基础语法合集
模块定义:module模块名(输入,输出) endmodule;信号声明:wire/reg信号名;输入声明:input信号名;输出声明:output信号名;内部寄存器声明:reg信号名;连接声明:assign信号名=表达式;注释://注释内容多行注释:/*注释内容*/位宽指定:[位宽-1:0]信号名;立即赋值:信号名=值;常量定义:parameter常量名=值;时钟信号:always@(posed
伊宇韵
·
2024-01-14 15:34
fpga开发
ZYNQ学习笔记(三)---Xilinx软件工具介绍与FPGA开发流程
由于我之前也没有接触过这类芯片,对FPGA以及
Verilog
HDL语言也只有一些粗浅的了解,我也是摸着石头过河,慢慢来。
Zhou1f_SUDA
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2024-01-14 15:32
fpga
arm
2019-12-01
#崔律100天精时力训练营12.7#这是2019年12月1日之的
学习日志
。【小作文】我的表白❤对自己感恩一直坚持的自己,不管遇到什么都坚持的自己,自己不放弃自己。2019完成了从内打破自己。
范丹燕
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2024-01-14 07:22
【学习】FPGA
verilog
编程使用vscode,资源占用多 卡顿 卡死 内存占用多解决方案
问题描述FPGA
verilog
编程使用vscode,资源占用多卡顿卡死内存占用多解决方案。32G内存,动不动就暂用50%!!
神仙约架
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2024-01-14 06:06
xilinx
fpga开发
学习
vscode
卡顿
学习日志
-早睡营4.4 自习课-20200709
【精时力
学习日志
】本训练营:6月早睡营今日主题:4.4自习课学习日期:2020年7月4日1、昨晚的睡眠计划:22:00睡前准备;22:45听催眠曲;22:50关灯睡觉(提前5分钟);5:00起床。
幻雪美美哒
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2024-01-14 02:11
Verilog
语法——2.模块例化、运算符
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化,即将项目不断拆分成次级功能模块
鸥梨菌Honevid
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2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——4.
Verilog
工程模板、相应规范再强调
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.
Verilog
工程模板、相应规范4.1
Verilog
工程模板4.1.1设计模块模板
鸥梨菌Honevid
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2024-01-13 22:19
FPGA
fpga开发
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