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Linux
Verilog学习日志
【system
verilog
】Mailboxes
mailbox中可以放的数据:数据可以是任何有效的system
Verilog
数据类型,包括类class数据类型。
飓风_数字IC验证
·
2024-01-22 12:30
system
verilog
开发语言
Verilog
Verilog
电路设计中最流行的硬件描述语言,主要用于逻辑建模和仿真验证。运算符及表达式算数运算符:+-*/%赋值运算符:==><=逻辑运算符:&&||!条件运算符:?
阳光8088
·
2024-01-22 10:31
risc-v
3.2 睡前运动与饮食
【精时力
学习日志
】本训练营:6月早睡营今日主题:3.2睡前运动与饮食学习日期:2020年6月30日本营目标:晚上9:30做入睡准备,10:45上床,11点入睡。
孔雀勇士
·
2024-01-22 08:22
2020-04-10
4.10日
学习日志
1.刀轴的运用:3+22.切削模式:刀具移动路径的形状及方向1)跟随部件-切削方向总是从零件凸台壁和槽壁的远端向近端切削2)往复-开启清壁选项以保证凸台和槽的侧壁能完全加工到位,往复走刀主要用于飞面
王冰1
·
2024-01-22 08:39
HNU-电路电子学-实验2(2021级)
二、实验内容用
VERILOG
语言设计指令译码器;用
VERILOG
语言设计ALU。三、实验过程1、指令译码器A)创建工程(选择的芯片为family=Cyclo
_蟑螂恶霸_
·
2024-01-22 06:08
#
实验_电路电子学
学习
【精时力
学习日志
】DAY1
【精时力
学习日志
】本训练营:早起营(4月版)今日主题:1-2睡眠周期+入睡时间学习日期:2020年4月10日1.[知识]我在课程中的收获:我们的睡眠分成5个阶段。
鑫淼Anne
·
2024-01-22 05:44
2019-11-04【DAY58】#崔律100天精时力训练营 9.1#
#崔律100天精时力训练营9.1#这是2019年11月4日之的
学习日志
。
s萤火虫之光
·
2024-01-22 04:30
sv数据类型
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录一、内建数据类型一、内建数据类型相应于
verilog
将变量类型(如reg)和线网类型(如wire)区分得如此清楚,在SV中新引入了一个数据类型
飞向星河
·
2024-01-21 22:13
芯片漫游指南学习
fpga开发
嵌入式硬件
【驻村】董秋霞2020•3•29工作
学习日志
*今日工作1、早上5:20—6:00签到,传郑会宁同仁的家书,回应家书。2、打卡诵读《朱子治家格言》、《弟子规》、《了凡四训》3、参加学习《爱党爱国,守望圆满》4、新建网络组学习群,分成7人小组,明确职责5、协助做午饭和晚饭,练字一小时6、晚上开每周总结会*学习成长与感悟:参加《爱国爱党,守望圆满》有感六十多岁的芳子老师分享的《家有一老,如有一宝》,芳子老师身体力行的给我们树立无穷的榜样!老师说:
董秋霞
·
2024-01-21 22:03
学习日志
-时间记录营1.1 开营-20200416
【精时力
学习日志
】本训练营:时间记录营今日主题:1-1开营学习日期:2020年4月16日我是第[N]次和崔律学时间记录1.[旧知]我过去在时间记录的认知:(1)时间记录是值得记录一辈子的事情。
幻雪美美哒
·
2024-01-21 22:39
【USTC】
verilog
习题练习1-5
1编写
Verilog
代码,使电路输出信号1输入格式无输入输出格式输出1,位宽为1moduletop_module(outputout);//Writeyourcodehereassignout=1;endmodule2
enki0815
·
2024-01-21 20:35
Verilog
USTC
fpga开发
学习日志
-早睡营2.4 睡眠债的危害-20200626
【精时力
学习日志
】本训练营:6月早睡营今日主题:2.4睡眠债的危害学习日期:2020年6月26日昨晚睡眠目标:22:00睡前准备,22:55关灯睡觉,5:00起床1、[复盘]昨晚目标达成情况及分析:(1
幻雪美美哒
·
2024-01-21 17:45
《一周总结》光阴似箭,日月如梭
【驻村志愿者杜景荣(小龙)2020年4月18日日志总结【今日
学习日志
】.......5:10起床,5:30传家书回应家书,6:00开始读诵经典,下雨没有在老子书院练八段锦,站桩今天听了一天的老子文化网络论坛讲的是关于
杜景荣
·
2024-01-21 15:46
格式化
verilog
/system
verilog
代码插件
1.插件sourcecodehttps://github.com/vhda/
verilog
_system
verilog
.vim2.安装插件解压后copy
verilog
_system
verilog
.vim
weixin_30652897
·
2024-01-21 06:33
开发工具
System
Verilog
验证测试平台:2.2章节:定宽数组
2.2定宽数组相比于
Verilog
1995中的一维定宽数组,System
verilog
提供了更加多样的数组类型,功能上也大大增强。
一只迷茫的小狗
·
2024-01-21 05:31
Systemverilog
systemverilog
system
verilog
中对文件的操作方法
1.打开文件和关闭文件利用$fopen()函数打开文件,打开一个名为filename的文件,filename里可包含文件路径,同时filename为字符串类型,type也为字符串类型,决定对文件的操作方式,可包括如下的操作类型,默认方式为以“w”或“wb”方式打开。注意"w","wb","w+","w+b","wb+"打开文件将会清空文件原有数据。其中“b”用于区别文本文件和二进制文件。如果一个文
ohuo666
·
2024-01-21 05:31
systemverilog
IEEE System
Verilog
Chapter15:Interprocess synchronization and communication
System
Verilog
还提供了一套强大且易于使用的同步和通信机制,这些机制可以
一只迷茫的小狗
·
2024-01-21 05:31
Systemverilog
systemverilog
system
verilog
_用于System
Verilog
和
Verilog
文件的Eclipse插件
system
verilog
SVEditor团队针对System
Verilog
和
Verilog
文件发布了其基于Eclipse的开发环境插件的0.1.1版。
diluan6799
·
2024-01-21 05:28
java
eclipse
maven
linux
大数据
system
verilog
/
verilog
文件操作
1、
Verilog
文件操作
Verilog
具有系统任务和功能,可以打开文件、将值输出到文件、从文件中读取值并加载到其他变量和关闭文件。
一只迷茫的小狗
·
2024-01-21 05:53
Systemverilog
verilog
systemverilog
学习日志
-05《小狗钱钱1》第4章:赚钱之道-20210212
【精时力
学习日志
】本训练营:100天阅读营·财商(2020年版)今日主题:《小狗钱钱1》第4章学习日期:2021年2月12日1、我学+我思+栗子+我行:1.1不说“但是”【我学】吉娅说自己差一点又掉进昨天的陷阱
幻雪美美哒
·
2024-01-21 03:32
【21天精时升级课·第1.5讲
学习日志
】
这是2019年4月12日“崔律精时力”之“21天精力升级课”第1.5讲(快速充电:休息)的
学习日志
。
于小勇呀
·
2024-01-21 00:49
2019-11-01
#崔律100天精时力训练营8.5#这是2019年11月1日之的
学习日志
。1.【知识】我在课程中的收获:1.1课程回顾(1)灵魂拷问,昨天内容补充的两个点,你关注了哪一个,是都关注了?还是只关注了一个?
s萤火虫之光
·
2024-01-20 21:26
FPGA高端项目:Xilinx Artix7 系列FPGA纯
verilog
图像缩放工程解决方案 提供4套工程源码和技术支持
目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案本方案在XilinxKintex7系列FPGA上的应用本方案在国产FPGA紫光同创系列上的应用本方案在国产FPGA高云系列上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集ADV7611i2c配置及采集动态彩条图像缩放模块详解图像缩放模块使用图像缓存视频输出
9527华安
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2024-01-20 11:03
FPGA图像缩放
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像缩放
图像处理
双线性插值
Artix7
Xilinx
「HDLBits题解」Latches and Flip-Flops
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Dff-HDLBitsmoduletop_module(inputclk
UESTC_KS
·
2024-01-20 11:33
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Counters
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Count15-HDLBitsmoduletop_module(inputclk
UESTC_KS
·
2024-01-20 11:33
HDLBits
题解
fpga开发
Verilog
【FPGA &
Verilog
】手把手教你实现一个DDS信号发生器
FPGA搭建信号发生器DDS,重点是制作能够提前下载进开发板板载ROM的数据文件,这里用到的是mif文件,里面保存了数种波形(正弦波,方波,三角波,锯齿波)的点值,这些点值是由前期采样得来的,然后编写
verilog
去追远风
·
2024-01-20 09:52
FPGA学习记录
fpga开发
【FPGA &
Verilog
】使用教程 3-8译码器(原理图输⼊设计)
实验一:3-8译码器(原理图输⼊设计)⼀:实验⽬的1.了解3-8译码器的电路原理,掌握组合逻辑电路的设计⽅法2.掌握QuartusII软件原理图输⼊设计的流程⼆:实验内容2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真三:实验报告1.给出3-8译码器的真值表:2.实验步骤
去追远风
·
2024-01-20 09:52
FPGA学习记录
fpga开发
【Quartus |
verilog
系列】实现 3-8译码器
实验一:3-8译码器(原理图输⼊设计)2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真1.给出3-8译码器的真值表:2.实验步骤、实验内容截图(从创建⼯程开始到仿真结束)1.路径设置2.器件选择3.汇总4.创建BDF5.原理图设计6.编译结果7.创建VWF进行功能仿真波形
去追远风
·
2024-01-20 09:22
FPGA学习记录
fpga开发
硬件工程
Windows下Gvim的安装与配置
因为在公司实习时,主要用的两台电脑放在公司,下班不想带回实验室,所以就在实验室的电脑上安装GVIM,用于配合在Linux下的
Verilog
训练。2.GVIM的安装最新安
A u g
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2024-01-20 08:45
数字IC工具
vim
linux
编辑器
Verilog
wait语句
Verilog
的wait语句是阻塞语句。
暴风雨中的白杨
·
2024-01-20 04:48
FPGA
fpga
基于FPGA实现通信系统:
Verilog
与HLS的选择与应用
Verilog
是一种常用的HDL,适用于在FPGA上实现数字通信系统。
AigcFox
·
2024-01-20 01:19
fpga开发
FPGA 多路分频器实验
本节课讲解2分频、3分频、4分频和8分频的
Verilog
实现并且学习generate语法功能的应。
QYH2023
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2024-01-19 13:22
fpga开发
学习日志
-3.5 最后的小贴士-20190726
【崔律精时力·睡眠课第3.5讲
学习日志
】这是2019年7月26日“崔律精时力”之“睡眠课·3.5最后的小贴士”的
学习日志
。
幻雪美美哒
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2024-01-19 07:11
学习日志
-表达力3.5《TED演讲》开场-20200904
【精时力
学习日志
】本训练营:阅读营·高级表达力今日书籍:《TED演讲的力量》今日主题:3-5开场学习日期:2020年9月4日1、[我学]今天在课程中的收获:1.1开场的概述演讲中的开场非常重要,甚至很多时候决定了演讲的成败
幻雪美美哒
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2024-01-19 04:49
法律思维5:界限思维
【精时力
学习日志
】本训练营:法律思维弯道超车营今日主题:法律思维5:界限思维学习日期:2021年4月2日1、[收获]我学+我思+正反栗子+我行:-----------温故篇【崔律说】法律没有规定不可以做
平平仄仄_8d20
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2024-01-19 03:58
【USTC】
verilog
习题练习 16-20
16向量翻转题目描述创建
verilog
电路,将8bit的输入信号按bit翻转,并输出到输出端口,如下图所示:输入格式8bitin输出格式8bitout,为in的向量翻转moduletop_module(
enki0815
·
2024-01-19 02:01
Verilog
USTC
fpga开发
【USTC】
verilog
习题练习 26-30
26进位选择加法器前例中的加法器成为串行进位加法器,只有等前一级的加法器运算结束产生进位位之后,下一级加法器才能利用进位位进行计算,因此电路延时会随加法器串联级数的增加而线性增加,这使得电路计算速度大大降低。设每一级全加器的延时为t,则32bit加法器的延时则为:32t。为降低电路整体延时,我们可以按下图进行设计:我们将电路分为两段,每段实现16bit的加法,为了使高16位与低16位同时进行运算,
enki0815
·
2024-01-19 02:01
fpga开发
【USTC】
verilog
习题练习 11-15
11向量_续1题目描述创建一
Verilog
模块,将16bit输入信号in分成两个8bit的信号out_hi、out_lo,然后输出,如下图所示:输入格式输入信号in,位宽16bit,类型为wire。
enki0815
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2024-01-19 02:00
Verilog
USTC
fpga开发
【USTC】
verilog
习题练习 21-25
21基于端口名称的实例化题目描述创建一
verilog
电路,实现对模块mod_a基于端口名称的实例化,如下图所示:其中mod_a模块的代码为:modulemod_a(outputout1,outputout2
enki0815
·
2024-01-19 02:59
Verilog
USTC
verilog
fpga
学习日志
-3.5 过日历上的生活(下)-20190322
【向成功人士学精时力课·第3.5讲
学习日志
】这是2019年3月22日“崔律精时力之成功人士精时力”系列课第3.5讲(过日历上的生活(下))的
学习日志
。
幻雪美美哒
·
2024-01-19 01:31
南京观海微电子----
Verilog
流水线设计——Pipeline
1.前言在工程师实际开发过程中,可能会经常遇到这样的需求:数据从数据源端不断地持续输入FPGA,FPGA需要对数据进行处理,最后将处理好的数据输出至客户端。在数据处理过程中,可能需要一系列的处理步骤。比如常规的信号进行处理步骤有(这里的处理步骤只是举个例子):信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据,一个采用数据经过信号解调需要10ns,完成滤波需20ns,傅里叶变换需要30n
9亿少女的噩梦
·
2024-01-18 22:33
观海微电子
显示驱动IC
fpga开发
学习日志
-2.3 长假作息小贴士-20200930
【精时力
学习日志
】本训练营:100天精时力训练营(2020年版)今日主题:2-3长假作息小贴士学习日期:2020年9月30日1、[进步]我今天在课程中的收获:1.1温故(1)日间小睡不是浪费时间,而是一个杠杆
幻雪美美哒
·
2024-01-18 22:41
verilog
语法进阶
语句四、casez语句五、三目运算(ternaryconditionaloperator)六、递减运算符(reduction)七、for循环语句八、实例化多个模块(generate)总结前言 本文是针对
verilog
FPGA中国创新中心
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2024-01-18 15:21
FPGA学习
fpga开发
verilog
fpga
硬件工程
学习日志
-早起营3.4 入睡小妙招-20200528
【精时力
学习日志
】本训练营:5月早起营今日主题:3-4入睡小妙招学习日期:2020年5月28日1.
幻雪美美哒
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2024-01-18 14:51
Verilog
刷题笔记15
题目:Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记
·
2024-01-18 06:40
笔记
fpga开发
Verilog
刷题笔记16
题目:Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记
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2024-01-18 06:40
笔记
fpga开发
Verilog
刷题笔记14
题目:Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记
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2024-01-18 06:10
笔记
Verilog
刷题笔记7
题目:ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记
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2024-01-18 06:09
笔记
Verilog
刷题笔记11
wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.Likeeverywhereelsein
Verilog
十六追梦记
·
2024-01-18 06:09
笔记
fpga开发
Verilog
刷题笔记13
Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记
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2024-01-18 06:09
笔记
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